SARM型FPGA定时刷新和在轨重构系统和方法与流程

sarm型fpga定时刷新和在轨重构系统和方法
技术领域
1.本发明涉及高性能fpga，具体地，涉及sarm型fpga定时刷新和在轨重构系统和方法。


背景技术：

2.星上应用越来越复杂，对处理能力要求日益增高，因此高性能fpga的使用也越来越广泛。绝大部分高性能的fpga均为sram型，在轨过程中易受高能粒子辐射，发生单粒子翻转，累计下来可能会导致功能失效，任务失败。
3.在现有技术中，目前主流的解决方案是三模冗余加定时刷新。专利文献cn202798645u公开了一种抗辐照的三模冗余电路结构，将电路的组合逻辑电路和时序逻辑电路都复制为三份，在三个时序逻辑电路之后添加表决器，让电路的每段路径都变成三份。另外在每段路径中都添加表决器，通过冗余路径和表决器所组成的结构，将单粒子故障消除在每级路径中。
4.针对配置flash芯片的在轨重构的问题，一方面由于空间环境中容易发生单粒子翻转的问题，另一方面，产品功能在使用过程中有更新迭代的需求。


技术实现要素：

5.针对现有技术中的缺陷，本发明的目的是提供一种sarm型fpga定时刷新和在轨重构系统和方法。
6.根据本发明提供的一种sarm型fpga定时刷新和在轨重构系统，包括：处理单元、内存芯片、刷新芯片、接口fpga、功能fpga；
7.处理器主频最高达1ghz，具有ddr存储控制器；
8.内存芯片采用ddr3，挂载在处理器的ddr存储控制器上，容量为2gb，具备ecc纠检错校验功能，频率最高达800mhz；
9.刷新芯片工作时钟为10mhz，对接口fpga进行定时刷新、重载及重构；
10.接口fpga为sram型fpga芯片，与cpu之间采用pcie接口通信，对外采用rapidio高速接口进行通信。
11.优选地，功能fpga与处理器之间采用local bus接口，进行重构数据的互连通信。
12.优选地，功能fpga与刷新芯片之间采用select map接口，对接口fpga进行配置。
13.优选地，还包括：nor flash芯片；
14.功能fpga上同时挂载两片nor flash芯片，作为接口fpga的主备配置芯片，当主nor flash芯片配置失败情况下，可切换到备nor flash芯片进行启动。
15.优选地，还包括：nand flash存储器；
16.功能fpga上挂载nand flash存储器实现文件系统，能够存储接口fpga的针对不同任务功能的程序。
17.优选地，需要更新的程序通过rapidio接口传送到接口fpga，通过pcie接口到处理
器cpu并上传至内存芯片ddr3中；
18.处理器cpu通过指令将缓存在内存芯片ddr3中的程序写入文件系统；
19.需要更新程序时处理器cpu再通过不同的更新指令经local bus接口从文件系统中读出缓存在内存芯片ddr3中，再通过功能fpga写入主nor flash或备nor flash。
20.优选地，重构更新的路径中，rapidio接口和pcie接口为高速接口，线速率为2.5gbps；内存芯片ddr3的主频为400mhz，数据速率为800mhz*64bit＝25gbps；local bus接口时钟为125mhz，数据速率为125mhz*16＝2gbps；文件系统的有效数据速率为4～6mb/s。
21.根据本发明提供的一种sarm型fpga定时刷新和在轨重构方法，采用所述的sarm型fpga定时刷新和在轨重构系统，进行sarm型fpga定时刷新和/或在轨重构。
22.优选地，对接口fpga配置程序进行在轨重构。
23.优选地，所述在轨重构为整片接口flash重构或者是接口flash分区重构。
24.与现有技术相比，本发明具有如下的有益效果：
25.1、本发明实现了高性能的sram型fpag的定时刷新功能；sram型fpga的刷新功能可定时每3min刷新一次，确保fpga程序不会频繁的发生单粒子翻转。
26.2、本发明在保证动态刷新功能的基础上，实现了快速的重构功能，且可实现部分重构，对fpga程序的快速重构技术，可由使用串口时的40min左右提高到7min左右，重构时间可以有效提升一个量级，减小对应用功能的影响，满足星上对应用功能的需求。
27.3、本发明中fpga程序的重载可进行主备切换，提高fpga程序在星上工作的可靠性。
附图说明
28.通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
29.图1为本发明系统组成示意图。
30.图2为刷新芯片串口重构路径示意图。
31.图3为快速重构路径示意图。
具体实施方式
32.下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
33.如图1所示，图1为本发明提供sarm型fpga定时刷新和在轨重构系统的系统组成示意图。
34.本发明是基于fpga(v2)芯片和对外高速接口实现的系统，其包括硬件产品和fpga软件，其中硬件部分包括处理单元、刷新芯片、fpga控制单元、存储单元组成，软件部分主要是fpga控制软件。
35.处理器采用一片高性能、低功耗处理器，主频最高可达1ghz，内存芯片采用ddr3，挂载处理器的ddr存储控制器上，容量为2gb，具备ecc纠检错校验功能，频率最高可达
800mhz。
36.刷新芯片采用复旦微电子的jfmrs01rh型号，工作时钟为10mhz，主要实现对fpga(v7)的定时刷新、重载及重构功能，fpga(v7)即7系列的fpga。功能fpga采用v2系列bqr2v3000，与处理器之间采用local bus接口，实现重构数据的互连通信；功能fpga上同时挂载两片nor flash芯片，作为接口fpga(v7)的主备配置芯片，当主flash芯片配置失败情况下，可切换到备flash芯片进行启动；功能fpga与刷新芯片之间采用select map接口，实现对接口fpga(v7)的配置功能；功能fpga上挂载nand flash存储器，可存储接口fpga(v7)的针对不同任务功能的程序。
37.sram型fpga芯片采用的是v7系列的690t，与cpu之间采用pcie接口通信，对外采用rapidio高速接口进行通信。
38.上述系统组成可突破性地实现对接口fpga(v7)配置程序的快速重构。
39.下面对本发明进行更为具体的说明。
40.如图2所示，图2为刷新芯片串口重构路径示意图。传统的基于刷新芯片的重构是通过刷新芯片的串口实现，通过串口经刷新芯片对主flash或备flash进行整片重构，重构路径如图2所示。以模块中使用的fpga(v7690t)为例，位流大小为229878496bit，通过串口上注时，首先对芯片进行擦除，根据选用芯片的特征，芯片擦除时间约为256s＝4.27min，芯片编程时间为229878496bit/115200bit/s＝1995.47s＝33.26min，故总的重构时间为37.53min。上述方式重构时间较长，然而对于星上设备的开机时间短，一般为10min左右，无法满足重构的时间要求。
41.如图3所示，图3为快速重构路径示意图。对于快速的重构技术，需要更新的程序通过rapidio接口传送到fpga(v7)，通过pcie接口到cpu并上传至模块的内存芯片ddr3中。cpu通过指令将缓存在ddr3中的程序写入文件系统，这样下电也不会丢失。需要更新程序时cpu再通过不同的更新指令经local bus接口从文件系统中读出缓存在ddr3中，再通过fpga(v2)写入主flash或备flash，详请见图3。
42.整个更新的路径中，rapidio接口和pcie接口为高速接口，线速率为2.5gbps；ddr3的主频为400mhz，数据速率为800mhz*64bit＝25gbps(有效数据速率约为1gbps)；local bus接口时钟为125mhz，数据速率为125mhz*16＝2gbps；文件系统的有效数据速率为4～6mb/s。故通过上述方式更新程序时，接口速度的瓶颈在于local bus接口控制写flash的速率。由上述可知，芯片擦除时间约为4.27min，芯片编程时间约为229878496bit/16bit*10us＝2.39min，总的程序重构时间约为4.27min+2.39min＝6.66min；flash单个扇区大小为128kb，扇区擦除时间为1s，扇区编程时间约为128*1024//16*10us＝0.081s，故单个扇区重构时间约为1.081s；满足星上设备重构时间的需求。
43.由此可知，本发明提供的快速重构方式无论是整片flash重构，还是分区重构，都可以极大的缩短重构时间，减小对应用功能的影响。
44.进一步地，本发明还提供一种sarm型fpga定时刷新和在轨重构方法，所述方法采用所述sarm型fpga定时刷新和在轨重构系统针对fpga进行定时刷新和在轨重构。
45.以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本技术的实施例和实施例中的特征可以任意相
互组合。

技术特征：
1.一种sarm型fpga定时刷新和在轨重构系统，其特征在于，包括：处理单元、内存芯片、刷新芯片、接口fpga、功能fpga；处理器主频最高达1ghz，具有ddr存储控制器；内存芯片采用ddr3，挂载在处理器的ddr存储控制器上，容量为2gb，具备ecc纠检错校验功能，频率最高达800mhz；刷新芯片工作时钟为10mhz，对接口fpga进行定时刷新、重载及重构；接口fpga为sram型fpga芯片，与cpu之间采用pcie接口通信，对外采用rapidio高速接口进行通信。2.根据权利要求1所述的sarm型fpga定时刷新和在轨重构系统，其特征在于，功能fpga与处理器之间采用local bus接口，进行重构数据的互连通信。3.根据权利要求1所述的sarm型fpga定时刷新和在轨重构系统，其特征在于，功能fpga与刷新芯片之间采用select map接口，对接口fpga进行配置。4.根据权利要求1所述的sarm型fpga定时刷新和在轨重构系统，其特征在于，还包括：nor flash芯片；功能fpga上同时挂载两片nor flash芯片，作为接口fpga的主备配置芯片，当主nor flash芯片配置失败情况下，可切换到备nor flash芯片进行启动。5.根据权利要求4所述的sarm型fpga定时刷新和在轨重构系统，其特征在于，还包括：nand flash存储器；功能fpga上挂载nand flash存储器实现文件系统，能够存储接口fpga的针对不同任务功能的程序。6.根据权利要求5所述的sarm型fpga定时刷新和在轨重构系统，其特征在于，需要更新的程序通过rapidio接口传送到接口fpga，通过pcie接口到处理器cpu并上传至内存芯片ddr3中；处理器cpu通过指令将缓存在内存芯片ddr3中的程序写入文件系统；需要更新程序时处理器cpu再通过不同的更新指令经local bus接口从文件系统中读出缓存在内存芯片ddr3中，再通过功能fpga写入主nor flash或备nor flash。7.根据权利要求6所述的sarm型fpga定时刷新和在轨重构系统，其特征在于，重构更新的路径中，rapidio接口和pcie接口为高速接口，线速率为2.5gbps；内存芯片ddr3的主频为400mhz，数据速率为800mhz*64bit＝25gbps；local bus接口时钟为125mhz，数据速率为125mhz*16＝2gbps；文件系统的有效数据速率为4～6mb/s。8.一种sarm型fpga定时刷新和在轨重构方法，其特征在于，采用权利要求1至7中任一项所述的sarm型fpga定时刷新和在轨重构系统，进行sarm型fpga定时刷新和/或在轨重构。9.根据权利要求8所述的sarm型fpga定时刷新和在轨重构方法，其特征在于，对接口fpga配置程序进行在轨重构。10.根据权利要求8所述的sarm型fpga定时刷新和在轨重构方法，其特征在于，所述在轨重构为整片接口flash重构或者是接口flash分区重构。

技术总结
本发明提供了一种SARM型FPGA定时刷新和在轨重构系统和方法，处理器主频最高达1GHz；内存芯片采用DDR3，挂载在处理器的DDR存储控制器上，频率最高达800MHz。刷新芯片工作时钟为10MHz，对接口FPGA进行定时刷新、重载及重构；接口FPGA为SRAM型FPGA芯片，与CPU之间采用PCIE接口通信，对外采用RapidIO高速接口进行通信。本发明实现了高性能的SRAM型FPAG的定时刷新功能；SRAM型FPGA的刷新功能可定时每3min刷新一次，确保FPGA程序不会频繁的发生单粒子翻转，在保证动态刷新功能的基础上，实现了快速的重构功能，满足星上对应用功能的需求。满足星上对应用功能的需求。满足星上对应用功能的需求。


技术研发人员：甄凡凡 江波 叶冰心 徐雪莲 文义红
受保护的技术使用者：华东计算技术研究所（中国电子科技集团公司第三十二研究所）
技术研发日：2023.04.27
技术公布日：2023/8/16