一种时间同步方法、系统、存储介质及设备与流程

1.本发明涉及服务器技术领域，尤其涉及一种时间同步方法、系统、存储介质及设备。


背景技术：

2.服务器的正常运行，离不开对时间的获取，操作系统需要硬件提供一个初始时间，bmc(baseboard management controller，基板管理控制器)管理软件也需要获取正确的时间，用来保证系统日志中的时间戳包含正确的日期和时间。
3.服务器一般使用rtc(real time clock，实时时钟)维持时间。但是bmc如何获取初始时间，在不同的计算机系统中有不同的方案，具体如下：
4.方案一：现有计算机系统的主机(host)或外围芯片组一般拥有内置rtc控制器，bmc与主机或者芯片组之间存在数据链路。bmc可以主动发起请求，获取当前时间；或者由主机上运行的软件(如bios)在启动过程中向bmc发送时间。
5.方案二：使用外部独立rtc芯片，通过两组链路连接到主机和bmc，保证主机和bmc能够分时读取rtc时间。
6.方案三：主机和bmc分别使用独立的rtc。
7.然而，上述三种方案分别存在以下问题：
8.方案一中bmc可能没有合适的数据链路随时获得最新时间，这种情况下，只能由bios(basic input output system，基本输入输出系统)在启动过程中向bmc发送时间，如果后续bmc发生重启，或者在操作系统下重新设置时间，就会发生系统时间和bmc时间不同步的情况。
9.方案二需要引入外部独立的rtc控制器，并且为了满足主机和bmc共用该rtc，需要额外的电路进行支持，增加了主板成本。
10.方案三需要两套电池供电，并且仍然存在两个时间同步的困难。


技术实现要素：

11.有鉴于此，本发明的目的在于提出一种时间同步方法、系统、存储介质及设备，用以解决目前服务器中难以实现主机和bmc时间同步的同时节省硬件成本的问题。
12.基于上述目的，本发明提供了一种时间同步方法，包括以下步骤：
13.响应于主机和bmc均开启，由主机向总线发送时钟访问请求，时钟访问请求包含访问地址，并由总线将接收到的时钟访问请求封装为数据包；
14.通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包，并解析数据包，并基于解析结果向bmc内置的实时时钟模块获取初始时间信息，并将初始时间信息通过总线返回至主机；
15.响应于bmc重启，通过外部供电模块为实时时钟模块供电，主机通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息；
16.响应于bmc完成重启，直接访问实时时钟模块并获取当前时间信息，以与主机同步时间信息。
17.在一些实施例中，通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包包括：
18.通过控制器中的所有逻辑设备分别监听总线上的数据包，并分别判断数据包的访问类型是否符合各自处理的访问类型；
19.响应于数据包的访问类型符合若干逻辑设备处理的访问类型，由若干逻辑设备分别判断数据包中的访问地址是否与各自内部设置的地址信息相关；
20.响应于实时时钟逻辑设备的地址信息与访问地址相关，由实时时钟逻辑设备接收数据包；
21.响应于其他逻辑设备的地址信息与访问地址无关，其他逻辑设备拒绝接收数据包。
22.在一些实施例中，控制器为super io控制器，逻辑设备的基址寄存器中预先配置有地址信息。
23.在一些实施例中，外部供电模块包括电池和晶振，电池和晶振分别与实时时钟模块连接。
24.在一些实施例中，实时时钟模块包含内置ram，内置ram保存当前时间信息。
25.在一些实施例中，总线为lpc总线或者espi总线。
26.在一些实施例中，访问地址为第一io端口或者第二io端口。
27.本发明的另一方面，还提供了一种时间同步系统，包括：
28.主机，配置用于开启后发送时钟访问请求，时钟访问请求包含访问地址；
29.总线，配置用于接收时钟访问请求，并将时钟访问请求封装为数据包；
30.bmc，bmc通过总线与主机连接，bmc包括控制器和实时时钟模块，控制器和实时时钟模块通过总线连接，控制器包括实时时钟逻辑设备；
31.实时时钟逻辑设备配置用于基于访问地址接收数据包，并解析数据包，并基于解析结果向实时时钟模块获取初始时间信息，并将初始时间信息通过总线返回至主机；
32.主机还配置用于响应于bmc重启且外部供电模块为实时时钟模块供电，通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息；
33.bmc还配置用于响应于完成重启，直接访问实时时钟模块并获取当前时间信息，以与主机同步时间信息。
34.本发明的又一方面，还提供了一种计算机可读存储介质，存储有计算机程序指令，该计算机程序指令被处理器执行时实现上述方法。
35.本发明的再一方面，还提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该计算机程序被处理器执行时执行上述方法。
36.本发明至少具有以下有益技术效果：
37.本发明的时间同步方法在主机和bmc均开启时，由主机向总线发送包含访问地址的时钟访问请求，由总线将接收到的时钟访问请求封装为数据包，并通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包，随后解析数据包，基于解析结果向bmc内置的实时时钟模块获取初始时间信息，然后将初始时间信息通过总线返回至主机，在bmc处
于重启过程时，通过外部供电模块为实时时钟模块供电，主机通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息，并在bmc完成重启后，直接访问实时时钟模块并获取当前时间信息，实现了bmc与主机时间信息的同步，并且能够节省硬件成本。
附图说明
38.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
39.图1为根据本发明实施例提供的时间同步方法的示意图；
40.图2为根据本发明实施例提供的实现时间同步方法的结构示意图；
41.图3为根据本发明实施例提供的时间同步系统的示意图；
42.图4为根据本发明实施例提供的实现时间同步方法的计算机可读存储介质的示意图；
43.图5为根据本发明实施例提供的执行时间同步方法的计算机设备的硬件结构示意图。
具体实施方式
44.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
45.需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称的非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。
46.基于上述目的，本发明实施例的第一个方面，提出了一种时间同步方法的实施例。图1示出的是本发明提供的时间同步方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：
47.步骤s10、响应于主机和bmc均开启，由主机向总线发送时钟访问请求，时钟访问请求包含访问地址，并由总线将接收到的时钟访问请求封装为数据包；
48.步骤s20、通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包，并解析数据包，并基于解析结果向bmc内置的实时时钟模块获取初始时间信息，并将初始时间信息通过总线返回至主机；
49.步骤s30、响应于bmc重启，通过外部供电模块为实时时钟模块供电，主机通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息；
50.步骤s40、响应于bmc完成重启，直接访问实时时钟模块并获取当前时间信息，以与主机同步时间信息。
51.本发明实施例的时间同步方法在主机和bmc均开启时，由主机向总线发送包含访问地址的时钟访问请求，由总线将接收到的时钟访问请求封装为数据包，并通过bmc内置的
控制器中的实时时钟逻辑设备基于访问地址接收数据包，随后解析数据包，基于解析结果向bmc内置的实时时钟模块获取初始时间信息，然后将初始时间信息通过总线返回至主机，在bmc处于重启过程时，通过外部供电模块为实时时钟模块供电，主机通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息，并在bmc完成重启后，直接访问实时时钟模块并获取当前时间信息，实现了bmc与主机时间信息的同步，并且能够节省硬件成本。
52.在一些实施例中，通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包包括：通过控制器中的所有逻辑设备分别监听总线上的数据包，并分别判断数据包的访问类型是否符合各自处理的访问类型；响应于数据包的访问类型符合若干逻辑设备处理的访问类型，由若干逻辑设备分别判断数据包中的访问地址是否与各自内部设置的地址信息相关；响应于实时时钟逻辑设备的地址信息与访问地址相关，由实时时钟逻辑设备接收数据包；响应于其他逻辑设备的地址信息与访问地址无关，其他逻辑设备拒绝接收数据包。
53.在一些实施例中，控制器为super io控制器，逻辑设备的基址寄存器中预先配置有地址信息。
54.上述实施例中，superio控制器(一种io芯片，在486计算机以上档次的主板上都有io控制电路，它负责提供串行、并行接口、软盘驱动器及键盘鼠标等控制接口)中的每个逻辑设备至少有两个寄存器，一个enable(使能)寄存器，用来使能该逻辑设备；一个base寄存器(基址寄存器)，用来配置该逻辑设备要处理的访问地址。superio控制器在工作状态时，所有逻辑设备都能看到接口总线上传输的所有数据包，数据包有不同的类型，比如io(input/output，数据输入/输出)访问类型、memory(内存)访问类型，数据包还包含地址信息，用来指定要访问的io端口是多少、访问的memory地址是多少，每个逻辑设备会检查数据包的访问类型是否与自己能处理的类型一致，如果一致，则检查地址信息是否和base寄存器中设定的基址相关，如果相关，则解析数据包，确定请求类型并进行处理，完成后如果需要返回数据，则将数据发送至接口总线上。
55.因此，需要配置实时时钟(rtc，real time clock，)逻辑设备的基址寄存器，并且设置其enable寄存器来使能实时时钟逻辑设备。
56.通过在bmc中内置superio控制器，并在superio控制器中内置rtc逻辑设备，能够解码总线上对访问地址的访问操作并响应正确时间信息，从而向主机端提供时间。并且，只要主机一直处于开启状态，即使bmc处于重启状态，superio控制器和实时时钟逻辑设备也能继续运行，不会受bmc固件方面问题的影响。
57.在一些实施例中，外部供电模块包括电池和晶振，电池和晶振分别与实时时钟模块连接。
58.本实施例中，在服务器不插电的情况下，电池为bmc内置的rtc模块供电，保证时间持续更新；外置晶振为rtc模块提供驱动。外部供电模块能在bmc重启过程中继续维持rtc模块的时间更新。
59.在一些实施例中，实时时钟模块包含内置ram，内置ram保存当前时间信息。
60.在一些实施例中，总线为lpc总线或者espi总线。
61.本实施例中，lpc总线(low pin count bus，精简引脚总线)和espi总线(enhanced serial peripheral interface，增强型串行外设接口)主要用于提供rtc时间服务。lpc总
线和espi总线引脚少，能够节省线路板面积，降低硬件资源开销。
62.espi总线有如下优势：引脚更少，仅8个物理引脚；功耗更低，电压1.8v即可运行；速度更快。
63.在一些实施例中，访问地址为第一io端口或者第二io端口。
64.本实施例中，第一io(input/output，数据输入/输出)端口为70h端口，第二io端口为71h端口。在开机过程中，服务器bios(basic input output system，基本输入输出系统)和操作系统会通过io端口70h/71h访问rtc模块，读取当前时间，或者设置新的时间。
65.图2为根据本发明实施例提供的实现时间同步方法的结构示意图。如图2所示，该结构中重要组件及其工作方式描述如下：
66.superio：bmc(baseboard management controller，基板管理控制器)内置的superio控制器，提供lpc或者espi访问接口，除了通常要支持的uart(universal asynchronous receiver/transmitter，通用异步收发传输器)、mailbox(邮箱)等逻辑设备之外，增加支持一个rtc(real time clock，实时时钟)逻辑设备，该逻辑设备监听lpc/espi总线上的io请求，如果io请求数据包的地址与base寄存器中的配置相关(是70h或者71h)，则rtc逻辑设备解析数据包，确定读写类型，以及要访问的寄存器地址。然后根据数据包目的，rtc逻辑设备向bmc内置rtc模块(计算机系统一般使用rtc模块维持系统时间)发出请求，完成数据读写，如果是读请求，则将返回数据从lpc/espi接口返回给host(主机)。
67.rtc：bmc内置的rtc模块，rtc模块包含内置ram(random access memory，随机存取存储器)，保存当前日期和时间。
68.电池：在服务器不插电的情况下，电池为bmc的rtc模块供电，保证时间持续更新。
69.晶振：外置晶振为rtc模块提供驱动。
70.在图2所示的结构中，bmc的内置rtc模块是整个系统的时间源，bmc和host获取时间的路径如下：
71.bmc获取时间：因为rtc模块是bmc的内置模块，bmc可以使用内部总线直接访问rtc，获得rtc中维护的时间，首先保证了bmc系统始终能获取正确时间，并且在系统断掉ac(交流电源)情况下，因为有电池供电，rtc模块内部时间会持续更新，下次bmc重启后直接读取即可。
72.host获取时间：启动初期，host固件需要配置芯片组对io端口的处理方式，从而将后续所有对70h(即第一io端口)/71h(即第二io端口)两个io端口的访问都定向到lpc/espi总线，并正确配置superio的rtc逻辑设备，之后bios(basic input/output system，基本输入输出系统)和os(operating system，操作系统)就可以通过70h/71h端口获取和设置rtc时间。
73.host和bmc的时间来源于同一个rtc模块，满足了同步的要求。
74.本发明实施例的第二个方面，还提供了一种时间同步系统。图3示出的是本发明提供的时间同步系统的实施例的示意图。如图3所示，一种时间同步系统包括：主机10，配置用于开启后发送时钟访问请求，时钟访问请求包含访问地址；总线20，配置用于接收时钟访问请求，并将时钟访问请求封装为数据包；bmc 30，bmc 30通过总线20与主机10连接，bmc 30包括控制器301和实时时钟模块302，控制器301和实时时钟模块302通过总线20连接，控制器301包括实时时钟逻辑设备；实时时钟逻辑设备配置用于基于访问地址接收数据包，并解
析数据包，并基于解析结果向实时时钟模块302获取初始时间信息，并将初始时间信息通过总线20返回至主机10；主机10还配置用于响应于bmc 30重启且外部供电模块为实时时钟模块302供电，通过总线20和实时时钟逻辑设备从实时时钟模块302获取当前时间信息；bmc 30还配置用于响应于完成重启，直接访问实时时钟模块302并获取当前时间信息，以与主机10同步时间信息。
75.在一些实施例中，控制器301配置用于通过所有逻辑设备分别监听总线20上的数据包，并分别判断数据包的访问类型是否符合各自处理的访问类型；响应于数据包的访问类型符合若干逻辑设备处理的访问类型，由若干逻辑设备分别判断数据包中的访问地址是否与各自内部设置的地址信息相关；响应于实时时钟逻辑设备的地址信息与访问地址相关，由实时时钟逻辑设备接收数据包；响应于其他逻辑设备的地址信息与访问地址无关，其他逻辑设备拒绝接收数据包。
76.在一些实施例中，控制器301为super io控制器，逻辑设备的基址寄存器中预先配置有地址信息。
77.本实施例中，通过在bmc中内置superio控制器，并在superio控制器中内置实时时钟逻辑设备，能够解码总线上对访问地址的访问操作并响应正确时间信息，从而向主机端提供时间。并且，只要主机一直处于开启状态，即使bmc处于重启状态，superio控制器和实时时钟逻辑设备也能继续运行，不会受bmc固件方面问题的影响。
78.在一些实施例中，外部供电模块包括电池和晶振，电池和晶振分别与实时时钟模块302连接。
79.在一些实施例中，实时时钟模块302包含内置ram，内置ram保存当前时间信息。
80.在一些实施例中，总线20为lpc总线20或者espi总线20。
81.在一些实施例中，访问地址为第一io端口或者第二io端口。
82.本发明实施例的第三个方面，还提供了一种计算机可读存储介质，图4示出了根据本发明实施例提供的实现时间同步方法的计算机可读存储介质的示意图。如图4所示，计算机可读存储介质3存储有计算机程序指令31。该计算机程序指令31被处理器执行时实现如下步骤：
83.响应于主机和bmc均开启，由主机向总线发送时钟访问请求，时钟访问请求包含访问地址，并由总线将接收到的时钟访问请求封装为数据包；
84.通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包，并解析数据包，并基于解析结果向bmc内置的实时时钟模块获取初始时间信息，并将初始时间信息通过总线返回至主机；
85.响应于bmc重启，通过外部供电模块为实时时钟模块供电，主机通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息；
86.响应于bmc完成重启，直接访问实时时钟模块并获取当前时间信息，以与主机同步时间信息。
87.在一些实施例中，通过bmc内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包包括：通过控制器中的所有逻辑设备分别监听总线上的数据包，并分别判断数据包的访问类型是否符合各自处理的访问类型；响应于数据包的访问类型符合若干逻辑设备处理的访问类型，由若干逻辑设备分别判断数据包中的访问地址是否与各自内部设置的地
址信息相关；响应于实时时钟逻辑设备的地址信息与访问地址相关，由实时时钟逻辑设备接收数据包；响应于其他逻辑设备的地址信息与访问地址无关，其他逻辑设备拒绝接收数据包。
88.在一些实施例中，控制器为super io控制器，逻辑设备的基址寄存器中预先配置有地址信息。
89.在一些实施例中，外部供电模块包括电池和晶振，电池和晶振分别与实时时钟模块连接。
90.在一些实施例中，实时时钟模块包含内置ram，内置ram保存当前时间信息。
91.在一些实施例中，总线为lpc总线或者espi总线。
92.在一些实施例中，访问地址为第一io端口或者第二io端口。
93.应当理解，在相互不冲突的情况下，以上针对根据本发明的时间同步方法阐述的所有实施方式、特征和优势同样地适用于根据本发明的时间同步系统和存储介质。
94.本发明实施例的第四个方面，还提供了一种计算机设备，包括如图5所示的存储器402和处理器401，该存储器402中存储有计算机程序，该计算机程序被该处理器401执行时实现上述任意一项实施例的方法。
95.如图5所示，为本发明提供的执行时间同步方法的计算机设备的一个实施例的硬件结构示意图。以如图5所示的计算机设备为例，在该计算机设备中包括一个处理器401以及一个存储器402，并还可以包括：输入装置403和输出装置404。处理器401、存储器402、输入装置403和输出装置404可以通过总线或者其他方式连接，图5中以通过总线连接为例。输入装置403可接收输入的数字或字符信息，以及产生与时间同步系统的用户设置以及功能控制有关的键信号输入。输出装置404可包括显示屏等显示设备。
96.存储器402作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本技术实施例中的时间同步方法对应的程序指令/模块。存储器402可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储时间同步方法的使用所创建的数据等。此外，存储器402可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器402可选包括相对于处理器401远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
97.处理器401通过运行存储在存储器402中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例的时间同步方法。
98.最后需要说明的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。
99.本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
100.结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，dsp和微处理器的组合、多个微处理器、一个或多个微处理器结合dsp和/或任何其它这种配置。
101.以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
102.应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
103.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

技术特征：
1.一种时间同步方法，其特征在于，包括以下步骤：响应于主机和bmc均开启，由所述主机向总线发送时钟访问请求，所述时钟访问请求包含访问地址，并由所述总线将接收到的所述时钟访问请求封装为数据包；通过所述bmc内置的控制器中的实时时钟逻辑设备基于所述访问地址接收所述数据包，并解析所述数据包，并基于解析结果向所述bmc内置的实时时钟模块获取初始时间信息，并将所述初始时间信息通过所述总线返回至所述主机；响应于所述bmc重启，通过外部供电模块为所述实时时钟模块供电，所述主机通过所述总线和所述实时时钟逻辑设备从所述实时时钟模块获取当前时间信息；响应于所述bmc完成重启，直接访问所述实时时钟模块并获取当前时间信息，以与所述主机同步时间信息。2.根据权利要求1所述的方法，其特征在于，通过所述bmc内置的控制器中的实时时钟逻辑设备基于所述访问地址接收所述数据包包括：通过所述控制器中的所有逻辑设备分别监听所述总线上的所述数据包，并分别判断所述数据包的访问类型是否符合各自处理的访问类型；响应于所述数据包的访问类型符合若干逻辑设备处理的访问类型，由所述若干逻辑设备分别判断所述数据包中的所述访问地址是否与各自内部设置的地址信息相关；响应于所述实时时钟逻辑设备的地址信息与所述访问地址相关，由所述实时时钟逻辑设备接收所述数据包；响应于其他逻辑设备的地址信息与所述访问地址无关，所述其他逻辑设备拒绝接收所述数据包。3.根据权利要求2所述的方法，其特征在于，所述控制器为super io控制器，所述逻辑设备的基址寄存器中预先配置有所述地址信息。4.根据权利要求1所述的方法，其特征在于，所述外部供电模块包括电池和晶振，所述电池和晶振分别与所述实时时钟模块连接。5.根据权利要求1所述的方法，其特征在于，所述实时时钟模块包含内置ram，所述内置ram保存当前时间信息。6.根据权利要求1所述的方法，其特征在于，所述总线为lpc总线或者espi总线。7.根据权利要求1所述的方法，其特征在于，所述访问地址为第一io端口或者第二io端口。8.一种时间同步系统，其特征在于，包括：主机，配置用于开启后发送时钟访问请求，所述时钟访问请求包含访问地址；总线，配置用于接收所述时钟访问请求，并将所述时钟访问请求封装为数据包；bmc，所述bmc通过所述总线与所述主机连接，所述bmc包括控制器和实时时钟模块，所述控制器和所述实时时钟模块通过所述总线连接，所述控制器包括实时时钟逻辑设备；所述实时时钟逻辑设备配置用于基于所述访问地址接收所述数据包，并解析所述数据包，并基于解析结果向所述实时时钟模块获取初始时间信息，并将所述初始时间信息通过所述总线返回至所述主机；所述主机还配置用于响应于所述bmc重启且外部供电模块为所述实时时钟模块供电，通过所述总线和所述实时时钟逻辑设备从所述实时时钟模块获取当前时间信息；
所述bmc还配置用于响应于完成重启，直接访问所述实时时钟模块并获取当前时间信息，以与所述主机同步时间信息。9.一种计算机可读存储介质，其特征在于，存储有计算机程序指令，所述计算机程序指令被处理器执行时实现如权利要求1-7任意一项所述的方法。10.一种计算机设备，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时执行如权利要求1-7任意一项所述的方法。

技术总结
本发明提供了一种时间同步方法、系统、存储介质及设备，方法包括：响应于主机和BMC均开启，由主机向总线发送时钟访问请求，时钟访问请求包含访问地址，并由总线将接收到的时钟访问请求封装为数据包；通过BMC内置的控制器中的实时时钟逻辑设备基于访问地址接收数据包，并解析数据包，并基于解析结果向BMC内置的实时时钟模块获取初始时间信息，并将初始时间信息通过总线返回至主机；响应于BMC重启，通过外部供电模块为实时时钟模块供电，主机通过总线和实时时钟逻辑设备从实时时钟模块获取当前时间信息；响应于BMC完成重启，直接访问实时时钟模块并获取当前时间信息，实现了BMC与主机时间信息的同步，并且能够节省硬件成本。并且能够节省硬件成本。并且能够节省硬件成本。


技术研发人员：李金锋 王兴隆 吴安
受保护的技术使用者：苏州浪潮智能科技有限公司
技术研发日：2023.05.25
技术公布日：2023/8/21