电源电压选择电路和电子设备的制作方法

1.本公开的实施例涉及集成电路技术领域以及相关技术领域，具体地，涉及适用于一种电源电压选择电路和电子设备。


背景技术：

2.在便携式电脑、移动电话、个人数字助理以及其他便携或非便携电子设备中对各种稳压电源的需求持续增长，如何通过电源选择电路来为电子设备提供稳定电压成为重点研究方向。
3.现有技术中，通过电源选择电路为电子设备提供电压的过程中，会存在电源选择电路的死区无供电问题，结合图1，比较电路比较输入电压vin1和输入电压vin2的大小，根据比较电路的比较结果输出电平信号a和电平信号b控制四组开关m1～m4，使输入电压vin1和输入电压vin2中最高的电源作为输出电压为电子设备供电。具体的，若输入电压vin1高于输入电压vin2，则比较电路输出的电平信号a为高电平，b为低电平，此时，第一晶体管m1和第二晶体管m2导通，输入电压vin1作为输出电压为电子设备供电，若输入电压vin1低于输入电压vin2，则比较电路输出的电平信号a为低电平，b为高电平，第三晶体管m3和第四晶体管m4导通，输入电压vin2作为输出电压为电子设备供电。但是，由于比较电路输出的电平信号a和电平信号b不一定同时翻转，结合图2，vin1和vin2为比较器的输入信号，cmp_out1和cmp_out2为比较器的输出信号，vin1和vin2差值变大的过程中，cmp_out1也相应逐渐变高，高到超过施密特的高阈值时，控制信号a由低变高。相应的，随着vin1和vin2差值变大，cmp_out2逐渐变低，当低于施密特的低阈值时，控制信号b由高变低。a和b信号的趋势是可以预测的，但实际发生的时间并不能精确控制，因此a和b转换的时间差形成了死区时间，这段时间内开关管为全关状态，此时vin1和vin2均不能给out供电。
4.基于现有技术存在的问题，亟需一种电源电压选择电路，解决电源电压选择电路的死区无供电问题。


技术实现要素：

5.本文中描述的实施例提供了一种电源电压选择电路和电子设备，解决现有技术存在的电源电压选择电路死区无供电的问题。
6.根据本公开的第一方面，提供了一种电源电压选择电路，包括：比较电路、整形电路和开关电路；
7.其中，所述比较电路，被配置为接收第一输入电压和第二输入电压，并根据所述第一输入电压和所述第二输入电压的比较结果输出第一逻辑电平和第二逻辑电平至所述整形电路；
8.所述整形电路，被配置为对所述第一逻辑电平和所述第二逻辑电平进行整形得到第一目标逻辑电平和第二目标逻辑电平，并输出所述第一目标逻辑电平和所述第二目标逻辑电平至所述开关电路；
9.所述开关电路，被配置为根据所述第一目标逻辑电平和所述第二目标逻辑电平，确定所述电源电压的输出通路。
10.在本公开一些实施例中，所述整形电路包括异或门、第一延迟器和触发器；
11.其中，所述异或门，被配置接收所述第一逻辑电平和所述第二逻辑电平，并根据所述第一逻辑电平和所述第二逻辑电平确定延迟信号；
12.所述第一延迟器，被配置为根据所述延迟信号输出触发信号至所述触发器；
13.所述触发器，被配置为接收所述触发信号以及所述第一逻辑电平和所述第二逻辑电平，并根据所述第一逻辑电平、所述第二逻辑电平和所述触发信号输出输出第一目标逻辑电平和第二目标逻辑电平至所述开关电路。
14.在本公开一些实施例中，所述触发器包括第一触发器和第二触发器；
15.其中，所述第一触发器，被配置为接收所述触发信号以及所述第一逻辑电平，并根据所述触发信号和所述第一逻辑电平输出第一目标逻辑电平至所述开关电路；
16.所述第二触发器，被配置为接收所述触发信号以及所述第二逻辑电平，并根据所述触发信号和所述第二逻辑电平输出第二目标逻辑电平至所述开关电路。
17.在本公开一些实施例中，所述异或门的第一输入端分别与所述比较电路的第一输出端、所述第一触发器的输入端电连接，所述异或门的第二输入端分别与所述比较电路的第二输出端、所述第二触发器的输入端电连接，所述异或门的输出端与所述第一延迟器的输入端电连接，所述第一延迟器的输出端分别与所述第一触发器的控制端、所述第二触发器的控制端电连接，所述第一触发器的输出端与所述开关电路的第一输入端电连接，所述第二触发器的输出端与所述开关电路的第二输入端电连接。
18.在本公开一些实施例中，所述整形电路还包括第二延迟器；
19.其中，所述第二延迟器，被配置为根据预设延迟控制所述第二目标逻辑电平与所述第一目标逻辑电平的延迟时间。
20.在本公开一些实施例中，所述第二延迟器的输入端与所述第二触发器的输出端电连接，所述第二延迟器的输出端与所述开关电路的第二输入端电连接。
21.在本公开一些实施例中，所述开关电路包括第一开关电路和第二开关电路；
22.其中，所述第一开关电路，被配置为在所述第一目标逻辑电平为高电平，所述第二目标逻辑电平为低电平时，所述第一开关电路作为电源电压的输出通路；
23.所述第二开关电路，被配置为在所述第二目标逻辑电平为高电平，所述第一目标逻辑电平为低电平时，所述第二开关电路作为电源电压的输出通道。
24.在本公开一些实施例中，所述第一开关电路包括第一反相器、第一晶体管和第二晶体管，所述第二开关电路包括第二反相器、第三晶体管和第四晶体管；
25.所述第一反相器的输入端分别与所述整形电路的第一输出端、所述第四晶体管的控制端电连接，所述第一反相器的输出端与所述第一晶体管的控制端电连接，所述第一晶体管的第一端与第一信号电压电连接，所述第一晶体管的第二端与所述第二晶体管的第一端电连接，所述第二晶体管的第二端与电压输出端电连接，所述第二反相器的输入端分别与所述整形电路的第二输出端、所述第二晶体管的控制端电连接，所述第二反相器的输出端与所述第三晶体管的控制端电连接，所述第三晶体管的第一端与第二信号电压电连接，所述第三晶体管的第二端与所述第四晶体管的第一端电连接，所述第四晶体管的第二端与
电压输出端电连接。
26.在本公开一些实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管为nmos晶体管。
27.根据本公开的第二方面，提供了一种电子设备，包括：第一方面中任一项所述的电源电压选择电路。
28.本公开实施例提供的电源电压选择电路和电子设备，电源电压选择电路包括比较电路、整形电路和开关电路；其中，比较电路接收第一输入电压和第二输入电压，并根据第一输入电压和第二输入电压的比较结果输出第一逻辑电平和第二逻辑电平至整形电路；整形电路对第一逻辑电平和第二逻辑电平进行整形得到第一目标逻辑电平和第二目标逻辑电平，并输出第一目标逻辑电平和第二目标逻辑电平至开关电路；开关电路根据第一目标逻辑电平和第二目标逻辑电平，确定电源电压的输出通路。本公开实施例通过设置电源电压电路包括整形电路，通过整形电路对比较电路输出的第一逻辑电平和第二逻辑电平进行整形后输出至开关电路，保证开关电路30的导通状态，解决电源电压选择电路死区无供电的问题。
附图说明
29.为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
30.图1是本公开实施例提供的现有技术中电源电压选择电路的电路结构示意图；
31.图2是本公开实施例提供的现有技术中电源电压选择电路的时序图；
32.图3是本公开实施例提供的一种电源电压选择电路的电路结构示意图；
33.图4是本公开实施例提供的一种整形电路的结构示意图；
34.图5是本公开实施例提供的一种电源电压选择电路的时序图；以及
35.图6是本公开实施例提供的另一种整形电路的结构示意图。
具体实施方式
36.为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
37.除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
38.在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且n型晶体管和p型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相
反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一端和第二端。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
39.除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
40.基于现有技术存在的问题，本公开实施例提供一种电源电压选择电路，如图3所示，电源电压选择电路包括：比较电路10、整形电路20和开关电路30；其中，比较电路10，被配置为接收第一输入电压vin1和第二输入电压vin2，并根据第一输入电压vin1和第二输入电压vin2的比较结果输出第一逻辑电平a和第二逻辑电平b至整形电路20；整形电路20，被配置为对第一逻辑电平a和第二逻辑电平b进行整形得到第一目标逻辑电平c和第二目标逻辑电平d，并输出第一目标逻辑电平c和第二目标逻辑电平d至开关电路30；开关电路30，被配置为根据第一目标逻辑电平c和第二目标逻辑电平d，确定电源电压的输出通路。
41.具体的，本公开实施例通过设置电源电压选择电路包括整形电路20，通过整形电路20对比较电路10输出的第一逻辑电平a和第二逻辑电平b进行整形得到第一目标逻辑电平c和第二目标逻辑电平d，进而将第一目标逻辑电平c和第二目标逻辑电平d输出至开关电路30，保证开关电路30根据第一目标逻辑电平c和第二目标逻辑电平d确定电源电压的输出通道，避免出现无输出电压为电子设备供电的问题。
42.其中，比较电路10输出第一逻辑电平a和第二逻辑电平b为高电平还是低电平与第一输入电压vin1和第二输入电压vin2的比较结果有关，当第一输入电压vin1大于第二输入电压vin2时，比较电路10输出的第一逻辑电平a为高电平，输出的第二逻辑电平b为低电平，当第一输入电压vin1小于第二输入电压vin2时，比较电路10输出的第一逻辑电平a为低电平，输出的第二逻辑电平b为高电平。然而，由于比较电路10存在迟滞，即比较电路10输出的第一逻辑电平a和第二逻辑电平b不一定同时翻转，当第一逻辑电平a和第二逻辑电平b为相同的电平信号时，此时，开关电路30处于断开状态，无输出电压为电子设备供电。本公开实施例通过设置电源电压电路包括整形电路20，通过整形电路20对比较电路10输出的第一逻辑电平a和第二逻辑电平b进行整形后输出至开关电路30，保证开关电路30的导通状态，解决电源电压选择电路死区无供电的问题。
43.在具体的实施方式中，可选的，如图4所示，整形电路20包括异或门21、第一延迟器22和触发器23；其中，异或门21，被配置接收第一逻辑电平a和第二逻辑电平b，并根据第一逻辑电平a和第二逻辑电平b确定延迟信号；第一延迟器22，被配置为根据延迟信号输出触发信号至触发器23；触发器23，被配置为接收触发信号以及第一逻辑电平a和第二逻辑电平b，并根据第一逻辑电平a、第二逻辑电平b和触发信号输出输出第一目标逻辑电平c和第二目标逻辑电平d至开关电路30。
44.结合图4和图5，当比较电路10根据第一输入电压vin1和第二输入电压vin2输出第一逻辑电平a和第二逻辑电平b至整形电路20之后，整形电路20的异或门21接收第一逻辑电
平a和第二逻辑电平b，并根据第一逻辑电平a和第二逻辑电平b确定第一逻辑电平a和第二逻辑电平b之间的延迟信号，即当第一逻辑电平a和第二逻辑电平b对应的电平信号相同时，输出低电平，当第一逻辑电平a和第二逻辑电平b对应的电平信号不同时，输出高电平。结合图5可知，在t1时刻之前，第一逻辑电平a为低电平，第二逻辑电平b为高电平，此时，异或门21输出高电平，在t1时刻，第一逻辑电平a切换为高电平，由于迟滞的存在，第二逻辑电平b仍为高电平，并未切换至低电平，直至t2时刻，第二逻辑电平b切换为低电平，即在t1～t2之间，第一逻辑电平a和第二逻辑电平b均为高电平，因此，异或门21输出低电平，在t2时刻，由于第二逻辑电平b转换为低电平，第一逻辑电平a和第二逻辑电平b不相同，此时，异或门21输出高电平，即异或门21在t2时刻由低电平转换为高电平，即在t2时刻异或门21输出上升沿，此时，触发器23在上升沿的作用下输出第一目标逻辑电平c和第二目标逻辑电平d，即第一目标逻辑电平c为从t2时刻开始对应的第一逻辑电平，第二目标逻辑电平d为从t2时刻开始对应的第二逻辑电平，实现第一目标逻辑电平输出高电平时，第二目标逻辑电平输出低电平，保证开关电路的导通状态，解决电源电压选择电路死区无供电的问题，在t3～t4时间段与t1～t2时间段原理相同，此处不再一一赘述。
45.其中，根据第一逻辑电平a和第二逻辑电平b确定延迟信号，即为t1～t1之间的信号以及t3～t4，将根据延迟信号确定的触发信号输出至触发器，实现触发器在接收到触发信号后输出第一目标逻辑电平c和第二目标逻辑电平d，且触发信号为延迟信号中包括的上升沿信号。
46.此外，设置第一延迟器22的作用是为了保证触发器23有足够的采样时间，作为一种具体的可实现方式，第一延迟器22可设置为5ns。
47.在具体的实施方式中，可选的，继续参见图4，触发器23包括第一触发器231和第二触发器232；其中，第一触发器231，被配置为接收触发信号以及第一逻辑电平a，并根据触发信号和第一逻辑电平a输出第一目标逻辑电平c至开关电路30；第二触发器232，被配置为接收触发信号以及第二逻辑电平b，并根据触发信号和第二逻辑电平b输出第二目标逻辑电平d至开关电路30。
48.具体的，触发器23包括第一触发器231和第二触发器232，第一触发器231的输入端接收第一逻辑电平，第一触发器231的控制端接收触发信号，当第一触发器231的控制端接收到触发信号时，第一触发器231输出第一目标逻辑电平c。第二触发器232的输入端接收第二逻辑电平b，第二触发器232控制端接收触发信号，当第二触发器232的控制端接收到触发信号时，第二触发器232输出第二目标逻辑电平d。
49.在具体的实施方式中，可选的，异或门21的第一输入端分别与比较电路10的第一输出端、第一触发器231的输入端电连接，异或门21的第二输入端分别与比较电路20的第二输出端、第二触发器232的输入端电连接，异或门21的输出端与第一延迟器22的输入端电连接，第一延迟器22的输出端分别与第一触发器231的控制端、第二触发器232的控制端电连接，第一触发器231的输出端与开关电路30的第一输入端电连接，第二触发器232的输出端与开关电路30的第二输入端电连接。
50.具体的，整形电路的具体结构示意图如图4所示，即首先通过异或门21确定第一逻辑电平a和第二逻辑电平b之间的延迟信号(也即迟滞信号)，然后根据延迟信号输出触发信号(延迟信号中的上升沿)至第一触发器231和第二触发器232的控制端，并将第一逻辑电平
a输入至第一触发器231的输入端，将第二逻辑电平b输出至第二触发器232的输入端，根据触发器的工作原理，触发器的控制端只有在接收到上升沿信号时才会输出电平信号，因此，第一触发器输出的第一目标逻辑电平与第二触发器输出的第二目标逻辑电之间无信号差，保证输入电压信号至输出端。
51.在具体的实施方式中，结合图3，开关电路30包括第一开关电路和第二开关电路；其中，第一开关电路，被配置为在第一目标逻辑电平为高电平，第二目标逻辑电平为低电平时，第一开关电路作为电源电压的输出通路；第二开关电路，被配置为在第二目标逻辑电平为高电平，第一目标逻辑电平为低电平时，第二开关电路作为电源电压的输出通道。
52.其中，第一开关电路包括第一反相器x1、第一晶体管m1和第二晶体管m2，第二开关电路包括第二反相器x2、第三晶体管m3和第四晶体管m4；第一反相器x1的输入端分别与整形电路20的第一输出端、第四晶体管m4的控制端电连接，第一反相器x1的输出端与第一晶体管m1的控制端电连接，第一晶体管m1的第一端与第一信号电压vin1电连接，第一晶体管m1的第二端与第二晶体管m2的第一端电连接，第二晶体管m2的第二端与电压输出端out电连接，第二反相器x2的输入端分别与整形电路20的第二输出端、第二晶体管m2的控制端电连接，第二反相器x2的输出端与第三晶体管m3的控制端电连接，第三晶体管m3的第一端与第二信号电压vin2电连接，第三晶体管m3的第二端与第四晶体管m4的第一端电连接，第四晶体管m4的第二端与电压输出端out电连接。
53.结合图3和图4，开关电路30包括第一开关电路和第二开关电路，当第一触发器231输出高电平，第二触发器232输出低电平，此时，通过第一反相器x1与第一触发器231的输出端电连接的第一晶体管m1导通，直接与第二触发器232的输出端电连接的第二晶体管m2导通，第一开关电路导通，第一开关电路作为电源电压的输出通道。当第一触发器231输出低电平，第二触发器232输出高电平，此时，直接与第一触发器231的输出端电连接的第三晶体管m3导通，通过第二反相器x2与第二触发器232的输出端电连接的第四晶体管m4导通，第二开关电路导通，第二开关电路作为电源电压的输出通道。
54.作为一种可实施方式，整形电路还包括第二延迟器delay2，如图6所示，第二延迟器被配置为根据预设延迟控制第二目标逻辑电平与第一目标逻辑电平的延迟时间。
55.具体的，第二延迟器的输入端与第二触发器的输出端电连接，第二延迟器的输出端与开关电路的第二输入端电连接。
56.通过设置第二延迟器，用户可根据设计需求设定不同的延迟时间，实现电源电压选择电路死区时间可控。
57.在具体的实施过程中，第一晶体管、第二晶体管、第三晶体管和第四晶体管为nmos晶体管。
58.在上述实施例的基础上，本公开实施例还提供一种电子设备，电子设备包括上述实施例任一项所述的电源选择电路，具有上述任一项实施例所述的有益效果，本公开实施例不对此进行一一举例说明。
59.适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本技术的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本技术的范围。
60.以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不
脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

技术特征：
1.一种电源电压选择电路，其特征在于，包括：比较电路、整形电路和开关电路；其中，所述比较电路，被配置为接收第一输入电压和第二输入电压，并根据所述第一输入电压和所述第二输入电压的比较结果输出第一逻辑电平和第二逻辑电平至所述整形电路；所述整形电路，被配置为对所述第一逻辑电平和所述第二逻辑电平进行整形得到第一目标逻辑电平和第二目标逻辑电平，并输出所述第一目标逻辑电平和所述第二目标逻辑电平至所述开关电路；所述开关电路，被配置为根据所述第一目标逻辑电平和所述第二目标逻辑电平，确定所述电源电压的输出通路。2.根据权利要求1所述的电源电压选择电路，其特征在于，所述整形电路包括异或门、第一延迟器和触发器；其中，所述异或门，被配置接收所述第一逻辑电平和所述第二逻辑电平，并根据所述第一逻辑电平和所述第二逻辑电平确定延迟信号；所述第一延迟器，被配置为根据所述延迟信号输出触发信号至所述触发器；所述触发器，被配置为接收所述触发信号以及所述第一逻辑电平和所述第二逻辑电平，并根据所述第一逻辑电平、所述第二逻辑电平和所述触发信号输出输出第一目标逻辑电平和第二目标逻辑电平至所述开关电路。3.根据权利要求2所述的电源电压选择电路，其特征在于，所述触发器包括第一触发器和第二触发器；其中，所述第一触发器，被配置为接收所述触发信号以及所述第一逻辑电平，并根据所述触发信号和所述第一逻辑电平输出第一目标逻辑电平至所述开关电路；所述第二触发器，被配置为接收所述触发信号以及所述第二逻辑电平，并根据所述触发信号和所述第二逻辑电平输出第二目标逻辑电平至所述开关电路。4.根据权利要求3所述的电源电压选择电路，其特征在于，所述异或门的第一输入端分别与所述比较电路的第一输出端、所述第一触发器的输入端电连接，所述异或门的第二输入端分别与所述比较电路的第二输出端、所述第二触发器的输入端电连接，所述异或门的输出端与所述第一延迟器的输入端电连接，所述第一延迟器的输出端分别与所述第一触发器的控制端、所述第二触发器的控制端电连接，所述第一触发器的输出端与所述开关电路的第一输入端电连接，所述第二触发器的输出端与所述开关电路的第二输入端电连接。5.根据权利要求3所述的电源电压选择电路，其特征在于，所述整形电路还包括第二延迟器；其中，所述第二延迟器，被配置为根据预设延迟控制所述第二目标逻辑电平与所述第一目标逻辑电平的延迟时间。6.根据权利要求5所述的电源电压选择电路，其特征在于，所述第二延迟器的输入端与所述第二触发器的输出端电连接，所述第二延迟器的输出端与所述开关电路的第二输入端电连接。7.根据权利要求1所述的电源电压选择电路，其特征在于，所述开关电路包括第一开关电路和第二开关电路；其中，所述第一开关电路，被配置为在所述第一目标逻辑电平为高电平，所述第二目标
逻辑电平为低电平时，所述第一开关电路作为电源电压的输出通路；所述第二开关电路，被配置为在所述第二目标逻辑电平为高电平，所述第一目标逻辑电平为低电平时，所述第二开关电路作为电源电压的输出通道。8.根据权利要求7所述的电源电压选择电路，其特征在于，所述第一开关电路包括第一反相器、第一晶体管和第二晶体管，所述第二开关电路包括第二反相器、第三晶体管和第四晶体管；所述第一反相器的输入端分别与所述整形电路的第一输出端、所述第四晶体管的控制端电连接，所述第一反相器的输出端与所述第一晶体管的控制端电连接，所述第一晶体管的第一端与第一信号电压电连接，所述第一晶体管的第二端与所述第二晶体管的第一端电连接，所述第二晶体管的第二端与电压输出端电连接，所述第二反相器的输入端分别与所述整形电路的第二输出端、所述第二晶体管的控制端电连接，所述第二反相器的输出端与所述第三晶体管的控制端电连接，所述第三晶体管的第一端与第二信号电压电连接，所述第三晶体管的第二端与所述第四晶体管的第一端电连接，所述第四晶体管的第二端与电压输出端连接。9.根据权利要求8所述的电源电压选择电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管为nmos晶体管。10.一种电子设备，其特征在于，包括权利要求1-9任一项所述的电源电压选择电路。

技术总结
本公开的实施例提供一种电源电压选择电路和电子设备，包括：比较电路、整形电路和开关电路；其中，比较电路，被配置为接收第一输入电压和第二输入电压，并根据第一输入电压和第二输入电压的比较结果输出第一逻辑电平和第二逻辑电平至整形电路；整形电路，被配置为对第一逻辑电平和第二逻辑电平进行整形得到第一目标逻辑电平和第二目标逻辑电平，并输出第一目标逻辑电平和第二目标逻辑电平至开关电路；开关电路，被配置为根据第一目标逻辑电平和第二目标逻辑电平，确定电源电压的输出通路，解决电源电压选择电路死区无供电的问题。决电源电压选择电路死区无供电的问题。决电源电压选择电路死区无供电的问题。


技术研发人员：轩昂
受保护的技术使用者：圣邦微电子（北京）股份有限公司
技术研发日：2023.04.21
技术公布日：2023/8/21