一种纯硬件旋转变压器信号调理电路及调理方法

1.本发明属于旋转变压器信号解算技术领域，具体涉及一种纯硬件旋转变压器信号调理电路及调理方法。


背景技术：

2.旋转变压器具有精度高、稳定性好、抗冲击抗干扰能力强等特点，航空发动机fadec系统中普遍采用旋转变压器作为燃油计量传感器，如cfm56-7(用于b737-600/700/800飞机)、v2500(用于a320，md-90飞机)等，燃油流量的精确采集是实现航空发动机启动、加减速、巡航等控制的基础。fadec系统对旋转变压器角度信号采集的精度要求较高，当前，旋转变压器调理电路主要使用专用的rdc调理集成芯片，具备速度快、精度高，但价格昂贵，但是需要对旋转变压器和rdc芯片的接口电路进行设计，接口电路中包含有运算放大器、电阻、电容和二极管等电子元器件，这些元器件通常具有温度漂移等误差，此外，随着时间的累计，元器件参数也会发生变化，对旋转变压器角度采集的精度也有影响。


技术实现要素：

3.有鉴于此，本发明提供一种纯硬件旋转变压器信号调理电路，对旋转变压器输出信号特征进行了研究，并在此基础上设计了的纯硬件的旋转变压器解码电路，大大减小了接口电路元器件数量。
4.为了实现上述技术目的，本发明所采用的具体技术方案为：
5.一种纯硬件旋转变压器解码电路，其特征在于：包括正弦激励电路、同步解调电路、第一n位乘法型d/a电路、第二n位乘法型d/a电路、减法电路、计数器down滞回比较器、计数器up滞回比较器、n位计数器、时钟单元、n位正弦lut查找表逻辑和n位余弦lut查找表逻辑；
6.所述正弦激励电路为旋转变压器提供标准的正弦激励驱动v
ref
，并且为所述同步解调电路提供解调控制信号v
demu
；所述同步解调电路两输入端分别与旋转变压器正弦反馈信号vs和余弦反馈信号vc相连，正弦反馈信号vs经过解调后得到调制信号v
sin(θ)
，余弦反馈信号vc经过解调后得到调制信号v
cos(θ)
；v
sin(θ)
和v
cos(θ)
分别与所述乘法型d/a电路和所述第二n位乘法型d/a电路的参考端相连；所述第一n位乘法型d/a电路输出端与所述减法电路的同相输入端相连，所述第二n位乘法型d/a电路输出端与所述减法电路的反相输入端相连，所述减法电路输出端同时与计数器down滞回比较器输入端和计数器up滞回比较器输入端相连；所述计数器down滞回比较器输出端与所述n位计数器down控制端相连，所述计数器up滞回比较器输出端与所述n位计数器up控制端相连，时钟单元输出端与所述n位计数器clk控制端相连。所述计数器输出计数值cnt同时与所述余弦lut查找表逻辑和所述正弦lut查找表逻辑相连，所述余弦lut查找表逻辑输出端与所述第一n位乘法型d/a电路的数据输入端相连，所述正弦lut查找表逻辑输出端与所述第二n位乘法型d/a电路的数据输入端相连；所述n位计数器输出的计数值即为旋转变压器角度的数字解码结果。
7.进一步的，所述正弦激励电路输出带有驱动能力的标准正弦信号v
ref
＝u0*sin(ωt)，当正弦激励信号v
ref
电压达到u0时，解调控制信号v
demu
会输出一个短时高脉冲。
8.进一步的，所述同步解调电路包括第一采样保持s/h电路和第二采样保持s/h电路；所述第一采样保持s/h电路和所述第二采样保持s/h电路均在解调控制信号v
demu
上升沿时开始采样，其余时刻均处于保持状态。所述第一采样保持s/h电路输入端与vs相连，所述第二采样保持s/h电路输入端与vc相连，所述第一采样保持s/h电路控制端和所述第二采样保持s/h电路控制端同时与解调控制信号v
demu
相连；所述第一采样保持s/h电路和所述采样保持电路所述第一采样保持s/h电路输出端为vs的调制信号v
sin
，所述第二采样保持s/h电路输出端为vc的调制信号v
cos
。
9.进一步的，所述n位计数器计数值cnt变化范围为0～2
n-1；cnt与旋转变压器解码角度θd成线性关系；当所述n位计数器的值cnt为0时，对应旋转变压器角度θd为-90
°
；当所述n位计数器的值cnt为2
n-1时，对应旋转变压器角度θd为90
°
。
10.进一步的，所述n位余弦lut查找表逻辑输入为所述n位计数器的计数值cnt，所述n位余弦lut查找表逻辑输出为d
cos
＝round[(2
n-1)*cos(θd)]；所述n位正弦lut查找表逻辑输入为所述n位计数器的计数值，所述n位正弦lut查找表逻辑输出为d
sin
＝round[(2
n-1)/2*sin(θd)+(2
n-1)/2]。
[0011]
进一步的，所述第一n位乘法型d/a电路输出电压为v
out1
＝[(d
cos-2
n-1
)/2
n-1
]*v
sin
；所述第二n位乘法型d/a电路输出电压为v
out2
＝[(d
sin-2
n-1
)/2
n-1
]*v
cos
。
[0012]
进一步的，所述计数器up滞回比较器输入电压在[0，v
th
]范围变化时，所述计数器up滞回比较器输出电平不变；当输入电压小于0时，所述计数器up滞回比较器输出逻辑高电平；当输入电压大于v
th
时，所述计数器up滞回比较器输出逻辑低电平。
[0013]
进一步的，所述计数器down滞回比较器输入电压在[-v
th
，0]范围变化时，所述计数器down滞回比较器输出电平不变；当输入电压大于0时，所述计数器up滞回比较器输出逻辑高电平；当输入电压小于-v
th
时，所述计数器up滞回比较器输出逻辑低电平。
[0014]
进一步的，所述n位计数器的计数值遵循如下规则：
[0015]
规则1：当所述n位计数器的up输入端为逻辑高电平且所述n位计数器的down输入端为逻辑低电平，且所述n位计数器的clk输入端出现上升沿时，所述n位计数器的计数值-1；
[0016]
规则2：当所述n位计数器的up输入端为逻辑低电平且所述n位计数器的down输入端为逻辑高电平，且所述n位计数器的clk输入端出现上升沿时，所述n位计数器的计数值+1；
[0017]
规则3：当所述n位计数器的up输入端逻辑电平状态与所述n位计数器的down输入端逻辑电平状态相同时，所述n位计数器的计数值保持不变。
[0018]
本发明还提出基于上述纯硬件旋转变压器解码电路实现的一种纯硬件旋转变压器信号调理方法，包括以下步骤：
[0019]
步骤一、正弦激励电路输出带有驱动能力的标准正弦信号v
ref
施加至旋转变压器，且在标准正弦信号v
ref
电压达到正向峰值时，令解调控制信号v
demu
输出短时脉冲信号；
[0020]
步骤二、当正弦波激励施加至旋转变压器时，旋转变压器输出的正弦反馈信号vs和余弦反馈信号vc接入同步解调电路后，分别得到调制信号v
sin(θ)
和v
cos(θ)
；
[0021]
步骤三、当n位计数器输出的解码角度θd大于旋转变压器真实角度θ时，减法电路输出电压小于-v
th
，计数器down滞回比较器输出逻辑低电平，计数器up滞回比较器输出逻辑高电平，n位计数器的计数值减小，直到减法电路输出电压大于0；之后，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，计数值保持不变，此时θd与θ近似相等；
[0022]
当n位计数器输出的解码角度θd小于旋转变压器真实角度θ时，减法电路输出电压大于v
th
，计数器down滞回比较器逻辑高电平，计数器up滞回比较器输出逻辑低电平，n位计数器的计数值则增加，直到减法电路输出电压小于0；之后，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，则计数值保持不变，此时θd与θ近似相等。
[0023]
本发明的有益效果是：
[0024]
1、本发明仅通过计数器、乘法型d/a芯片等元器件实现了旋转变压器的信号解码，原理简单，成本低；且不需要a/d转换、反正切等复杂运算即可得到旋转变压器角度的数字解码结果；
[0025]
2、本发明能够为旋转变压器解码提供一种纯硬件的解决方案，经实际产品验证，精度可达到0.2％。
[0026]
3、本发明一种纯硬件的旋转变压器解码电路及方法已应用于多型航空发动机fadec控制系统，已经过各种系统试验验证和飞机装机验证，系统运行稳定可靠，能够实现旋转变压器位置信息的精准采集，提出的解码方法保证了系统实时性。
附图说明
[0027]
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0028]
图1为本发明具体实施方式中一种纯硬件的旋转变压器调理电路的功能原理框图；
[0029]
图2为本发明具体实施方式中同步解调电路原理框图；
[0030]
图3为本发明具体实施方式中计数器up滞回比较器电路原理图；
[0031]
图4为本发明具体实施方式中计数器down滞回比较器电路原理图。
具体实施方式
[0032]
下面结合附图对本公开实施例进行详细描述。
[0033]
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
[0034]
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而
易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本公开，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
[0035]
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0036]
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
[0037]
在本发明的一个实施例中，提出一种纯硬件旋转变压器解码电路，包括正弦激励电路、同步解调电路、第一n位乘法型d/a电路、第二n位乘法型d/a电路、减法电路、计数器down滞回比较器、计数器up滞回比较器、n位计数器、时钟单元、n位正弦lut查找表逻辑和n位余弦lut查找表逻辑；
[0038]
正弦激励电路为旋转变压器提供标准的正弦激励驱动v
ref
，并且为同步解调电路提供解调控制信号v
demu
；同步解调电路两输入端分别与旋转变压器正弦反馈信号vs和余弦反馈信号vc相连，正弦反馈信号vs经过解调后得到调制信号v
sin(θ)
，余弦反馈信号vc经过解调后得到调制信号v
cos(θ)
；v
sin(θ)
和v
cos(θ)
分别与乘法型d/a电路和第二n位乘法型d/a电路的参考端相连；第一n位乘法型d/a电路输出端与减法电路的同相输入端相连，第二n位乘法型d/a电路输出端与减法电路的反相输入端相连，减法电路输出端同时与计数器down滞回比较器输入端和计数器up滞回比较器输入端相连；计数器down滞回比较器输出端与n位计数器down控制端相连，计数器up滞回比较器输出端与n位计数器up控制端相连，时钟单元输出端与n位计数器clk控制端相连。计数器输出计数值cnt同时与余弦lut查找表逻辑和正弦lut查找表逻辑相连，余弦lut查找表逻辑输出端与第一n位乘法型d/a电路的数据输入端相连，正弦lut查找表逻辑输出端与第二n位乘法型d/a电路的数据输入端相连；n位计数器输出的计数值即为旋转变压器角度的数字解码结果。
[0039]
在本实施例中，正弦激励电路输出带有驱动能力的标准正弦信号v
ref
＝u0*sin(ωt)，当正弦激励信号v
ref
电压达到u0时，解调控制信号v
demu
会输出一个短时高脉冲。
[0040]
在本实施例中，同步解调电路包括第一采样保持s/h电路和第二采样保持s/h电路；第一采样保持s/h电路和第二采样保持s/h电路均在解调控制信号v
demu
上升沿时开始采样，其余时刻均处于保持状态。第一采样保持s/h电路输入端与vs相连，第二采样保持s/h电路输入端与vc相连，第一采样保持s/h电路控制端和第二采样保持s/h电路控制端同时与解调控制信号v
demu
相连；第一采样保持s/h电路和采样保持电路第一采样保持s/h电路输出端为vs的调制信号v
sin
，第二采样保持s/h电路输出端为vc的调制信号v
cos
。
[0041]
在本实施例中，n位计数器计数值cnt变化范围为0～2
n-1；cnt与旋转变压器解码角度θd成线性关系；当n位计数器的值cnt为0时，对应旋转变压器角度θd为-90
°
；当n位计数器的值cnt为2
n-1时，对应旋转变压器角度θd为90
°
。
[0042]
在本实施例中，n位余弦lut查找表逻辑输入为n位计数器的计数值cnt，n位余弦lut查找表逻辑输出为d
cos
＝round[(2
n-1)*cos(θd)]；n位正弦lut查找表逻辑输入为n位计数器的计数值，n位正弦lut查找表逻辑输出为d
sin
＝round[(2
n-1)/2*sin(θd)+(2
n-1)/2]。
[0043]
在本实施例中，第一n位乘法型d/a电路输出电压为v
out1
＝[(d
cos-2
n-1
)/2
n-1
]*v
sin
；第二n位乘法型d/a电路输出电压为v
out2
＝[(d
sin-2
n-1
)/2
n-1
]*v
cos
。
[0044]
在本实施例中，计数器up滞回比较器输入电压在[0，v
th
]范围变化时，计数器up滞回比较器输出电平不变；当输入电压小于0时，计数器up滞回比较器输出逻辑高电平；当输入电压大于v
th
时，计数器up滞回比较器输出逻辑低电平。
[0045]
在本实施例中，计数器down滞回比较器输入电压在[-v
th
，0]范围变化时，计数器down滞回比较器输出电平不变；当输入电压大于0时，计数器up滞回比较器输出逻辑高电平；当输入电压小于-v
th
时，计数器up滞回比较器输出逻辑低电平。
[0046]
在本实施例中，n位计数器的计数值遵循如下规则：
[0047]
规则1：当n位计数器的up输入端为逻辑高电平且n位计数器的down输入端为逻辑低电平，且n位计数器的clk输入端出现上升沿时，n位计数器的计数值-1；
[0048]
规则2：当n位计数器的up输入端为逻辑低电平且n位计数器的down输入端为逻辑高电平，且n位计数器的clk输入端出现上升沿时，n位计数器的计数值+1；
[0049]
规则3：当n位计数器的up输入端逻辑电平状态与n位计数器的down输入端逻辑电平状态相同时，n位计数器的计数值保持不变。
[0050]
基于同样的发明构思，在一个实施例中，本发明还提出基于上述纯硬件旋转变压器解码电路实现的一种纯硬件旋转变压器信号调理方法，包括以下步骤：
[0051]
步骤一、正弦激励电路输出带有驱动能力的标准正弦信号v
ref
施加至旋转变压器，且在标准正弦信号v
ref
电压达到正向峰值时，令解调控制信号v
demu
输出短时脉冲信号；
[0052]
步骤二、当正弦波激励施加至旋转变压器时，旋转变压器输出的正弦反馈信号vs和余弦反馈信号vc接入同步解调电路后，分别得到调制信号v
sin(θ)
和v
cos(θ)
；
[0053]
步骤三、当n位计数器输出的解码角度θd大于旋转变压器真实角度θ时，减法电路输出电压小于-v
th
，计数器down滞回比较器输出逻辑低电平，计数器up滞回比较器输出逻辑高电平，n位计数器的计数值减小，直到减法电路输出电压大于0；之后，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，计数值保持不变，此时θd与θ近似相等；
[0054]
当n位计数器输出的解码角度θd小于旋转变压器真实角度θ时，减法电路输出电压大于v
th
，计数器down滞回比较器逻辑高电平，计数器up滞回比较器输出逻辑低电平，n位计数器的计数值则增加，直到减法电路输出电压小于0；之后，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，则计数值保持不变，此时θd与θ近似相等。
[0055]
以下以某型旋转变压器激励频率要求为3500hz
±
50hz、幅值要求为7.07vrms
±
0.14vrms、初级线圈直流阻抗为56ω
±
5.6ω、转换系数tr＝0.492
±
0.025以及转角θ范围为(-33.2
°
～85.5
°
)对上述实施例进行进一步说明。
[0056]
上述实施例的旋转变压器信号调理电路，该电路功能原理图如图1所示，该电路主要包括括正弦激励电路、同步解调电路、12位第一n位乘法型d/a电路、12位第二n位乘法型d/a电路、减法电路，计数器down滞回比较器，计数器up滞回比较器，12位计数器，时钟单元、
12位正弦lut查找表逻辑和12位余弦lut查找表逻辑；
[0057]
正弦激励电路为旋转变压器提供标准的正弦激励驱动v
ref
＝10v*sin(ωt)，并当正弦激励信号v
ref
电压达到正向峰值10v时，正弦激励电路令解调控制信号v
demu
会输出一个宽度为10us高脉冲。当旋转变压器角度为θ时，正弦激励信号v
ref
施加到旋转变压器时，旋转变压器次级正弦反馈信号vs＝10v*tr*sin(ωt)*sin(θ)，旋转变压器次级余弦反馈信号vc＝10v*tr*sin(ωt)*cos(θ)。
[0058]
同步解调电路包括第一采样保持s/h电路(图示s/h电路1)和第二采样保持s/h电路(图示s/h电路2)，第一采样保持s/h电路和第二采样保持s/h电路均在解调控制信号v
demu
上升沿时开始采样，其余时刻均处于保持状态。第一采样保持s/h电路输入端与正弦反馈信号vs相连，第二采样保持s/h电路输入端与余弦反馈信号vc相连，则第一采样保持s/h电路输出的vs调制信号v
sin
＝10v*tr*sin(θ)，第二采样保持s/h电路输出的vc调制信号v
cos
＝10v*tr*cos(θ)。
[0059]vsin
和v
cos
分别与第一n位乘法型d/a电路和第二n位乘法型d/a电路的电压参考端相连，第一n位乘法型d/a电路输出端与减法电路的同相输入端相连，第二n位乘法型d/a电路输出端与减法电路的反相输入端相连，减法电路输出端同时与计数器down滞回比较器输入端和计数器up滞回比较器输入端相连；计数器down滞回比较器输出端与12位计数器down控制端相连，计数器up滞回比较器输出端与12位计数器up控制端相连，时钟单元输出端与12位计数器clk控制端相连。计数器输出计数值cnt同时与余弦lut查找表逻辑和正弦lut查找表逻辑相连，余弦lut查找表逻辑输出端与第一n位乘法型d/a电路的数据输入端相连，正弦lut查找表逻辑输出端与第二n位乘法型d/a电路的数据输入端相连。12位计数器输出的计数值cnt即为旋转变压器解码角度θd，具体转换关系为：
[0060]
θd＝(cnt-2048)/2048*90
°
。
[0061]
12位余弦lut查找表逻辑输入为12位计数器的计数值cnt，12位余弦lut查找表逻辑输出为d
cos
＝round[4095/2*cos(θd)+4095/2]，即当θd＝
±
90
°
时，d
cos＝
2048；当θd＝0
°
时，d
cos＝
4095；12位正弦lut查找表逻辑输入为12位计数器的计数值cnt，12位正弦lut查找表逻辑输出为
[0062]dsin
＝round[4095/2*sin(θd)+4095/2]，即当θd＝-90
°
时，d
sin＝
0；当θd＝+90
°
时，d
sin＝
4095。
[0063]
12位第一n位乘法型d/a电路输出电压为v
out1
＝v
sin
*[(d
cos-2048)/2048]；
[0064]
具体如下：当θd＝0时，v
out1
＝v
sin
*1＝10v*tr*sin(θ)*cos(θd)；当θd＝90
°
时，v
out1
＝v
sin
*0＝10v*tr*sin(θ)*cos(θd)，则v
out1
＝10v*tr*
[0065]
sin(θ)*cos(θd)；12位第二n位乘法型d/a电路输出电压为v
out2
＝v
cos
*
[0066]
[(d
sin-2048)/2048]；具体如下：当θd＝-90
°
时，v
out2
＝v
cos
*(-1)＝
[0067]
10v*tr*cos(θ)*sin(θd)；当θd＝90
°
时，v
out2
＝v
cos
*1＝10v*tr*
[0068]
cos(θ)*sin(θd)，则v
out2
＝10v*tr*cos(θ)*sin(θd)。减法电路输出电压v
out
＝v
out1-v
out2
＝10v*tr*sin(θ-θd)，即表示为解码角度θd与旋转变压器实际角度θ的偏差。
[0069]
本例中，计数器up滞回比较器电路原理图如图3所示，包括电阻r1、电阻r2、正反馈电阻r3、上拉电阻r4和电压比较器u1。误差检测电路输出端与电阻r2的一端相连，电阻r2另一端与电压比较器u1的反向输入端相连，电阻r1一端与参考地gnd相连，电压比较器u1的同
向输入端同时与电阻r1另一端和正反馈电阻r3一端相连，电压比较器u1输出端同时与正反馈电阻r3另一端和上拉电阻r4相连，上拉电阻r4另一端与电源vcc相连。根据电压比较器u1工作特性可理论计算，当输入电压v
out
在[0，vcc
·
r1/(r1+r3+r4)]范围变化时，电压比较器u1输出电压不变。当输入电压v
out
小于0时，电压比较器u1输出逻辑高电平。当输入电压v
out
大于vcc
·
r1/(r1+r3+r4)时，电压比较器u1输出逻辑低电平。
[0070]
本例中计数器down滞回比较器电路原理图如图4所示，包括电阻r5、电阻r6、正反馈电阻r7、上拉电阻r8和电压比较器u2。误差检测电路输出端与电阻r5的一端相连，电压比较器u1的同向输入端同时与电阻r5另一端和正反馈电阻r7一端相连，电阻r6一端与参考地gnd相连，电阻r6另一端与电压比较器u2的反向输入端相连，电压比较器u2输出端同时与正反馈电阻r7另一端和上拉电阻r8相连，上拉电阻r8另一端与电源vcc相连。根据电压比较器u2工作特性可理论计算，当输入电压v
out
在[-vcc
·
r5/(r7+r8)，0]范围变化时，电压比较器u2输出电压不变。当输入电压v
out
大于参考地gnd电平时，电压比较器u1输出逻辑高电平。当输入电压v
out
小于-vcc
·
r5/(r7+r8)时，电压比较器u2输出逻辑低电平。
[0071]
本例中阈值电压v
th
＝0.01v，vcc电压为+5v，则选择计数器up滞回比较器电路中r1＝2kω，r3＝1mω，r4＝1kω，则vcc
·
r1/(r1+r3+r4)≈0.01v；选择计数器down滞回比较器电路中r5＝2kω，r7＝1mω，r8＝1kω，则vcc
·
r5/(r7+r8)≈0.01v。
[0072]
上述12位计数器的计数值需遵循如下规则：
[0073]
规则1：当12位计数器的up输入端为逻辑高电平且12位计数器的down输入端为逻辑低电平时，且12位计数器的clk(本例中时钟频率为500khz)输入端出现上升沿时，12位计数器的计数值-1；
[0074]
规则2：当12位计数器的up输入端为逻辑低电平且12位计数器的down输入端为逻辑高电平时，且12位计数器的clk输入端出现上升沿时，12位计数器的计数值+1；
[0075]
规则3：当12位计数器的up输入端逻辑电平状态与12位计数器的down输入端逻辑电平状态相同时，12位计数器的计数值保持不变。
[0076]
本例纯硬件的旋转变压器解码电路具体工作过程包含以下步骤：
[0077]
步骤一、正弦激励电路输出带有驱动能力的标准正弦信号v
ref
施加至旋转变压器，且在标准正弦信号v
ref
电压达到正向峰值时，也令解调控制信号v
demu
输出短时脉冲信号；
[0078]
步骤二、正弦波激励施加至旋转变压器，旋转变压器输出的正弦反馈信号vs和余弦反馈信号vc接入同步解调电路后，分别得到调制信号v
sin
和v
cos
；
[0079]
步骤三、由上述分析可知，减法电路输出电压表示为解码角度θd与旋转变压器实际角度θ的偏差。当12位计数器输出的解码角度θd大于旋转变压器真实角度θ时，则减法电路输出电压v
out
小于-1mv，计数器down滞回比较器输出逻辑低电平，计数器up滞回比较器输出逻辑高电平；则计数器的计数值会减小，直到减法电路输出电压v
out
大于0；此时v
out
＝10v*tr*sin(θ-θd)在[0,0.01v]范围内，则0《θ-θd《0.11
°
；
[0080]
步骤四、当12位计数器输出的解码角度θd小于旋转变压器真实角度θ时，则减法电路输出电压大于1mv，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑低电平，12位计数器的计数值则增加，直到减法电路输出电压小于0；计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，则计数值保持不变；此时θd与θ近似相等。此时v
out
＝10v*tr*sin(θ-θd)在[-0.01v，0]范围内，则-0.11
°
《θ-θd《0。
[0081]
综上分析可知，综合考虑d/a芯片、减法电路等带来的误差，该调理电路最大误差不会超过
±
0.2
°
，与实测结果相当。
[0082]
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

技术特征：
1.一种纯硬件旋转变压器解码电路，其特征在于：包括正弦激励电路、同步解调电路、第一n位乘法型d/a电路、第二n位乘法型d/a电路、减法电路、计数器down滞回比较器、计数器up滞回比较器、n位计数器、时钟单元、n位正弦lut查找表逻辑和n位余弦lut查找表逻辑；所述正弦激励电路为旋转变压器提供标准的正弦激励驱动v
ref
，并且为所述同步解调电路提供解调控制信号v
demu
；所述同步解调电路两输入端分别与旋转变压器正弦反馈信号vs和余弦反馈信号vc相连，正弦反馈信号vs经过解调后得到调制信号v
sin(θ)
，余弦反馈信号vc经过解调后得到调制信号v
cos(θ)
；v
sin(θ)
和v
cos(θ)
分别与所述乘法型d/a电路和所述第二n位乘法型d/a电路的参考端相连；所述第一n位乘法型d/a电路输出端与所述减法电路的同相输入端相连，所述第二n位乘法型d/a电路输出端与所述减法电路的反相输入端相连，所述减法电路输出端同时与计数器down滞回比较器输入端和计数器up滞回比较器输入端相连；所述计数器down滞回比较器输出端与所述n位计数器down控制端相连，所述计数器up滞回比较器输出端与所述n位计数器up控制端相连，时钟单元输出端与所述n位计数器clk控制端相连；所述计数器输出计数值cnt同时与所述余弦lut查找表逻辑和所述正弦lut查找表逻辑相连，所述余弦lut查找表逻辑输出端与所述第一n位乘法型d/a电路的数据输入端相连，所述正弦lut查找表逻辑输出端与所述第二n位乘法型d/a电路的数据输入端相连；所述n位计数器输出的计数值即为旋转变压器角度的数字解码结果。2.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述正弦激励电路输出带有驱动能力的标准正弦信号v
ref
＝u0*sin(ωt)，当正弦激励信号v
ref
电压达到u0时，解调控制信号v
demu
会输出一个短时高脉冲。3.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述同步解调电路包括第一采样保持s/h电路和第二采样保持s/h电路；所述第一采样保持s/h电路和所述第二采样保持s/h电路均在解调控制信号v
demu
上升沿时开始采样，其余时刻均处于保持状态；所述第一采样保持s/h电路输入端与vs相连，所述第二采样保持s/h电路输入端与vc相连，所述第一采样保持s/h电路控制端和所述第二采样保持s/h电路控制端同时与解调控制信号v
demu
相连；所述第一采样保持s/h电路和所述采样保持电路所述第一采样保持s/h电路输出端为vs的调制信号v
sin
，所述第二采样保持s/h电路输出端为vc的调制信号v
cos
。4.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述n位计数器计数值cnt变化范围为0～2
n-1；cnt与旋转变压器解码角度θ
d
成线性关系；当所述n位计数器的值cnt为0时，对应旋转变压器角度θ
d
为-90
°
；当所述n位计数器的值cnt为2
n-1时，对应旋转变压器角度θ
d
为90
°
。5.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述n位余弦lut查找表逻辑输入为所述n位计数器的计数值cnt，所述n位余弦lut查找表逻辑输出为d
cos
＝round[(2
n-1)*cos(θ
d
)]；所述n位正弦lut查找表逻辑输入为所述n位计数器的计数值，所述n位正弦lut查找表逻辑输出为d
sin
＝round[(2
n-1)/2*sin(θ
d
)+(2
n-1)/2]。6.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述第一n位乘法型d/a电路输出电压为v
out1
＝[(d
cos-2
n-1
)/2
n-1
]*v
sin
；所述第二n位乘法型d/a电路输出电压为v
out2
＝[(d
sin-2
n-1
)/2
n-1
]*v
cos
。7.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述计数器up滞回比较器输入电压在[0，v
th
]范围变化时，所述计数器up滞回比较器输出电平不变；当输入电
压小于0时，所述计数器up滞回比较器输出逻辑高电平；当输入电压大于v
th
时，所述计数器up滞回比较器输出逻辑低电平。8.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于：所述计数器down滞回比较器输入电压在[-v
th
，0]范围变化时，所述计数器down滞回比较器输出电平不变；当输入电压大于0时，所述计数器up滞回比较器输出逻辑高电平；当输入电压小于-v
th
时，所述计数器up滞回比较器输出逻辑低电平。9.根据权利要求1所述的纯硬件旋转变压器解码电路，其特征在于，所述n位计数器的计数值遵循如下规则：规则1：当所述n位计数器的up输入端为逻辑高电平且所述n位计数器的down输入端为逻辑低电平，且所述n位计数器的clk输入端出现上升沿时，所述n位计数器的计数值-1；规则2：当所述n位计数器的up输入端为逻辑低电平且所述n位计数器的down输入端为逻辑高电平，且所述n位计数器的clk输入端出现上升沿时，所述n位计数器的计数值+1；规则3：当所述n位计数器的up输入端逻辑电平状态与所述n位计数器的down输入端逻辑电平状态相同时，所述n位计数器的计数值保持不变。10.基于权利要求1-9之任一项所述的纯硬件旋转变压器解码电路实现的一种纯硬件旋转变压器信号调理方法，其特征在于，包括以下步骤：步骤一、正弦激励电路输出带有驱动能力的标准正弦信号v
ref
施加至旋转变压器，且在标准正弦信号v
ref
电压达到正向峰值时，令解调控制信号v
demu
输出短时脉冲信号；步骤二、当正弦波激励施加至旋转变压器时，旋转变压器输出的正弦反馈信号vs和余弦反馈信号vc接入同步解调电路后，分别得到调制信号v
sin(θ)
和v
cos(θ)
；步骤三、当n位计数器输出的解码角度θ
d
大于旋转变压器真实角度θ时，减法电路输出电压小于-v
th
，计数器down滞回比较器输出逻辑低电平，计数器up滞回比较器输出逻辑高电平，n位计数器的计数值减小，直到减法电路输出电压大于0；之后，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，计数值保持不变，此时θ
d
与θ近似相等；当n位计数器输出的解码角度θ
d
小于旋转变压器真实角度θ时，减法电路输出电压大于v
th
，计数器down滞回比较器逻辑高电平，计数器up滞回比较器输出逻辑低电平，n位计数器的计数值则增加，直到减法电路输出电压小于0；之后，计数器down滞回比较器输出逻辑高电平，计数器up滞回比较器输出逻辑高电平，则计数值保持不变，此时θ
d
与θ近似相等。

技术总结
本发明属于旋转变压器信号解算技术领域，具体涉及一种纯硬件旋转变压器信号调理电路及调理方法；旋转变压器解码电路包括正弦激励电路、同步解调电路、第一n位乘法型D/A电路、第二n位乘法型D/A电路、减法电路、计数器DOWN滞回比较器、计数器UP滞回比较器、n位计数器、时钟单元、n位正弦LUT查找表逻辑和n位余弦LUT查找表逻辑；当减法电路输出电压为0时，θ


技术研发人员：牛伟 王浩 李运喜 文鹏程 朱志强 马存宝
受保护的技术使用者：西北工业大学
技术研发日：2022.12.30
技术公布日：2023/8/24