一种沟槽型碳化硅MOSFET的制作方法

一种沟槽型碳化硅mosfet
技术领域
1.本发明属于功率半导体器件技术领域，具体涉及一种沟槽型碳化硅mosfet及其制作方法。


背景技术：

2.过去的几十年，随着科技快速的发展，电能已经出现在人类生活的方方面面，如何更高效地利用电能一直是研究的重点之一。但是现在无论是水电、核电、火电还是风电，甚至各种电池提供的化学电能，大部分均无法直接使用，75％以上的电能应用需由功率半导体器件进行变换以后才能供设备使用。而在能源问题和环保问题越来越被人们关注的今天，社会对电力电子系统的效率有了更高的需求，对功率半导体器件的性能也提出了更高的要求。
3.自上世纪50年代发明第一只硅(si)晶闸管开始，各种si基功率器件的发展已经颇为成熟，占据了市场的主要份额。但经过60余年的发展，硅基器件阻断能力和通态损耗的折衷关系已逐渐逼近其材料的物理极限。因此宽禁带材料与器件受到越来越多的重视，材料特性更为出众的碳化硅器件开始逐渐在某些领域显示出独特的优势。作为第三代半导体材料，相比于si来说，sic具有近十倍的击穿电场，可以让sic功率器件承受更高的电压；更大的禁带宽度和更高的热导率来接受更高的工作温度；更高的电子饱和漂移速度来适应更高的工作频率。sic材料本身具有的这些优势，使得sic功率器件能够在目前大部分的功率器件应用范围展现出足以取代si基功率器件的潜力。
4.目前，sic mosfet已经在650v-1200v等电压等级的区间占有了一部分市场。然而，传统的平面栅结构由于沟道电阻高，沟道密度低等缺点，其性能的提升仍然受到一定的限制。因此，沟道密度更高的沟槽型mosfet结构成为了sic功率器件的研究热点之一。图1展示了一种传统沟槽型sic mosfet的结构示意图，该结构中沟槽的引入消除了平面栅结构的jfet效应，减小了元胞的尺寸，提升了器件的沟道密度，减小了沟道电阻，显著的提升了器件的性能。然而，沟槽型sic mosfet沟道密度的提升进一步提高了器件的饱和电流密度，导致在sic平面mosfet中本就存在的短路可靠性问题变得更为严重，使器件的可靠性变差。同时，沟槽的引入也增加了器件的寄生电容，影响了器件的开关速度。而且，因为sic材料本身的宽禁带特性其沟槽底部氧化层中的电场集中现象较si基沟槽mos更为严重，这给沟槽拐角处的氧化层可靠性带来极大的挑战。


技术实现要素：

5.为了提高沟槽型mos氧化层的可靠性，降低器件的开关损耗，提高器件的短路耐受能力，本发明提供一种非对称沟槽型碳化硅mosfet及其制作方法。本发明所提出的沟槽型碳化硅mosfet中的沟槽栅结构分为控制栅3-1和第一分离栅3-2，在沟槽结构结构下方具有第二p+屏蔽区5-2，第二p+屏蔽区5-2在缓解电场集中现象，保护沟槽结构拐角的氧化层的同时，也能和分离栅一样起到屏蔽栅漏之间耦合的作用，降低器件的开关损耗，提高开关速
度。此外，本发明在沟槽左下角形成了“l状”n型注入区9，n型注入区9与分离栅结构、p型jfet区7在沟槽侧壁位置形成了一个jfet结构。在正常导通时，jfet结构给电子提供了一条在沟槽侧壁的导电通路，而在漏极电压较高时，n型注入区9会被夹断，从而达到降低器件的饱和电流，提高了器件的短路耐受能力的目的。
6.为解决上述技术问题，本发明实施例提供一种沟槽型碳化硅mosfet，其元胞结构包括从下至上依次层叠设置的背部漏极金属12、n+衬底11、n-漂移区10和源极金属1；
7.所述n-漂移区10的顶层一侧中具有第一p+屏蔽层5-1，所述n-漂移区10的顶层另一侧中具有第二p+屏蔽层5-2，所述第一p+屏蔽层5-1和所述第二p+屏蔽层5-2的结深一致，所述第一p+屏蔽层5-1和所述第二p+屏蔽层5-2之间的所述n-漂移区10的顶层中具有沟槽栅结构，且所述第二p+屏蔽层5-2延伸至所述沟槽栅结构下，所述第一p+屏蔽层5-1和所述沟槽栅结构之间的所述n-漂移区10的顶层中具有p型jfet区7，所述p型jfet区7的顶层中具有p型沟道区6，所述p型沟道区6的顶层中具有n+源极区4，所述p型jfet区7的掺杂浓度低于所述p型沟道区6的掺杂浓度；所述源极金属1位于所述n+源极区4、所述第一p+屏蔽层5-1、所述第二p+屏蔽层5-2和所述沟槽栅结构上，所述源极金属1与所述沟槽栅结构之间具有绝缘介质层2；
8.所述沟槽栅结构包括从下至上依次层叠设置的第一分离栅3-2、第二氧化层8-2和控制栅3-1，所述第一分离栅3-2与源极金属1等电位，所述控制栅3-1的顶部与沟槽顶部齐平，所述控制栅3-1与沟槽侧壁之间具有第一氧化层8-1，所述第一分离栅3-2与沟槽侧壁之间具有第三氧化层8-3，所述第一分离栅3-2与沟槽底部之间具有第四氧化层8-4；所述第四氧化层8-4的厚度不小于第三氧化层8-3的厚度，所述控制栅3-1的下表面低于p型沟道区6的下表面，所述p型jfet区7的下表面不低于所述沟槽栅结构的下表面，且不高于所述第一分离栅3-2的下表面，控制栅3-1、第一氧化层8-1和p型沟道区6组成了mos结构；
9.所述p型jfet区7与所述沟槽栅结构之间具有n型注入区9，且n型注入区9延伸至所述沟槽栅结构下，使所述n型注入区9呈“l”状，所述n型注入区9的宽度不大于所述p型沟道区6宽度的1/4且浓度不小于1e17 cm-3
，所述n型注入区9的上表面与所述p型jfet区7的上表面齐平，所述n型注入区9的结深不深于所述第一p+屏蔽层5-1的结深，从而在mos结构下方形成由p型jfet区7、n型注入区9以及第一分离栅3-2组成的寄生双栅jfet结构；所述寄生双栅jfet结构的饱和电流低于所述mos结构的饱和电流。
10.在上述技术方案的基础上，本发明还可以做如下改进。
11.进一步的，n型注入区在形成过程中可根据设计需要，通过调整注入角度及剂量获得不同浓度与深度的n型注入区。
12.进一步的，第二p+屏蔽区5-2的宽度不小于沟槽栅结构的宽度。
13.进一步的，所述第一氧化层8-1的厚度不大于所述第二氧化层8-2的厚度，有利于降低栅电容且不影响栅极对沟道的控制能力。
14.采用上述进一步方案的有益效果是：可以使n型注入区9的浓度更高，从而降低器件的导通电阻，改善正向导通特性。
15.进一步的，所述沟槽栅结构侧边的n型注入区9的横向宽度与所述沟槽栅结构下方的n型注入区9的纵向宽度相同。
16.进一步的，所述n型注入区9的结深与所述第二p+屏蔽层5-2的结深相同。
17.进一步的，n+源极区4延伸进入所述第一p+屏蔽层5-1中，使所述第一p+屏蔽层5-1间隔分布。
18.进一步的，所述n-漂移区10中具有交替设置的p柱13和n柱14，从而形成超结结构，该超结结构占据部分漂移区，或占据整个漂移区。
19.进一步的，所述第一分离栅3-2的顶层中具有第二分离栅3-3，其中所述第一分离栅3-2为n型掺杂的多晶硅，所述第二分离栅3-3为p型掺杂的多晶硅。
20.进一步的，所述第二氧化层8-2延伸进入所述第一分离栅3-2中，从而形成凹型的所述第一分离栅3-2。
21.采用上述进一步方案的有益效果是：凹型的分离栅结构增加了电极间氧化层的厚度，有效降低了器件的栅电容。
22.进一步的，控制栅3-1和第一分离栅3-2为金属栅电极或多晶硅栅电极。
23.进一步的，源极金属1选取钛、镍、铜和铝中的一种或前述多种金属构成的多层组合。
24.进一步的，器件所用的半导体材料为sic、硅、锗、氮化镓和金刚石中的任意一种或多种。
25.为解决上述技术问题，本发明实施例提供一种沟槽型碳化硅mosfet的制作方法，包括以下步骤：
26.步骤1：选取n型重掺杂sic片作为器件的n+衬底11，采用外延工艺，在n型重掺杂sic片上形成n-漂移区10；
27.步骤2：通过离子注入和退火工艺，形成器件的p型jfet区7；
28.步骤3：通过离子注入和退火工艺，形成器件的p型沟道区6；
29.步骤4：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的第一p+屏蔽层5-1和第二p+屏蔽层5-2；
30.步骤5：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的n+源极区4；
31.步骤6：通过刻蚀工艺形成沟槽，并通过倾斜离子注入在沟槽底部形成“l”状的n型注入区9；
32.步骤7：在沟槽底部和侧壁以及漂移区表面生成氧化层，并在沟槽内部填充多晶硅；
33.步骤8：通过刻蚀工艺将部分多晶硅和部分氧化层刻蚀掉，形成第一分离栅3-2以及第三氧化层8-3；
34.步骤9：通过淀积和刻蚀工艺，在分离栅顶部和沟槽侧壁形成氧化层，并在沟槽内部填充多晶硅形成控制栅3-1；
35.步骤10：对器件表面进行平整处理后淀积形成介质层2；
36.步骤11：器件正面淀积金属，形成金属源极1，翻转sic片，在sic片背面淀积金属，在n+衬底11下表面形成背部漏极金属12。
37.本发明的原理如下：
38.本发明通过引入第一分离栅3-2、p型jfet区7和p+屏蔽区5，有效屏蔽了栅漏之间的耦合，降低了栅漏电容，提高了器件在高频下的工作能力。同时，在所述p型jfet区7与第一分离栅3-2的双重作用下，引入的窄宽度且高掺杂的n型注入区9处形成与沟槽mos结构串
联的寄生双栅jfet结构。得益于较高浓度的n型注入区9，器件在该处的导通电阻得到了较大的改善，且寄生双栅jfet结构的饱和电流低于mos结构。
39.当器件处于正常工作状态时，由于该寄生双栅jfet结构的存在，n-漂移区11与p型沟道区6之间将只存在n型注入区9这一电子导电通路，此时由于n型注入区9下漂移区的电位较低且n型注入区9的浓度较高，第一分离栅3-2与p型jfet区7对n型注入区9的双边耗尽作用较弱，器件在该处的导通电阻得到了较大的改善，极大的改善了器件的正向导通损耗。
40.当器件发生短路时，n型注入区9下漂移区的电位将迅速上升，此时第一分离栅3-2与p型jfet区7对n型注入区9的双边耗尽作用急剧增加，n型注入区9被大幅耗尽，其作为导电通路的能力将被进一步限制，寄生jfet结构的饱和电流将箝制整个器件急剧增大的电流，从而达到改善器件短路耐受能力的目的。
41.当器件工作在正向阻断状态时，p+屏蔽区5、p型jfet区7与n-漂移区11之间产生的耗尽层对沟槽拐角处氧化层形成双重保护作用；分离栅底部的厚氧化层8-4与低掺杂p型jfet区7带来的耗尽耗尽进一步提高器件的耐压能力。
42.特别的，本发明所设计的n型注入区9由沟槽刻蚀后通过倾斜侧壁离子注入工艺完成，该工艺在获得窄宽度且高掺杂n型注入区9的同时极大的降低了对光刻精度的要求，有益于提高良率并节省成本。
43.本发明的有益效果表现在：
44.一，本发明中的第一分离栅3-2、p型jfet区7和p+屏蔽区5共同降低了器件的栅漏电容，对器件的开关能力进行了优化，使得器件具有了更高的开关速度和更低的开关损耗，提高了器件在高频下的工作能力，此外所述的p型jfet区7和p+屏蔽区5在器件耐高压时，能够有效缓解沟道底部氧化层内部的电场集中现象，保护氧化层的可靠性，同时分离栅底部的厚氧化层8-4与低掺杂p型jfet区7带来的耗尽作用进一步提高器件的耐压能力；
45.二，本发明引入的窄宽度且高掺杂的n型注入区9与上述第一分离栅3-2和p型jfet区7组成寄生双栅jfet结构，在该处形成一个窄宽度的低阻导电通道，降低器件导通电阻的同时，箝制了器件的饱和电流，有效提高了器件的短路耐受时间，提高了器件的可靠性，极大的改善了sic mos器件中导通能力与短路能力的折中关系；所述n型注入区9由沟槽刻蚀后通过倾斜侧壁离子注入工艺完成，该工艺在获得窄宽度且高掺杂n型注入区9的同时极大的降低了对光刻精度的要求；窄宽度且高掺杂n型注入区9在降低器件导通电阻的同时，箝制了器件的饱和电流，对光刻精度要求的降低有益于提高良率并节省成本。
附图说明
46.图1为传统沟槽型sic mosfet的元胞结构示意图；
47.图2为本发明第一实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
48.图3为本发明第一实施例的一种沟槽型碳化硅mosfet的元胞结构互联的示意图；
49.图4为本发明第二实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
50.图5为本发明第三实施例的一种沟槽型碳化硅mosfet的元胞结构沿图2所示结构中aa’方向切割后的横截面示意图；
51.图6为本发明第四实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
52.图7为本发明第五实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
53.图8为本发明第五实施例的一种沟槽型碳化硅mosfet的元胞结构沿图7所示结构中aa’方向切割后的横截面示意图；
54.图9为本发明第六实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
55.图10为本发明第六实施例的一种沟槽型碳化硅mosfet的元胞结构沿图9所示结构中aa’方向切割后的横截面示意图；
56.图11为本发明第七实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
57.图12为本发明第八实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
58.图13为本发明第九实施例的一种沟槽型碳化硅mosfet的元胞结构示意图；
59.图14-24为本发明第一实施例的一种沟槽型碳化硅mosfet的制作方法的工艺流程示意图。
60.附图中，各标号所代表的部件列表如下：
61.1为源极金属、2为介质层、3-1为控制栅、3-2为第一分离栅、3-3为第二分离栅、4为n+源极区、5-1为第一p+屏蔽层、5-2为第二p+屏蔽层、6为p型沟道区、7为p型jfet区、8-1为第一氧化层、8-2为第二氧化层、8-3为第三氧化层、8-4为第四氧化层、9为n型注入区、10为n-漂移区、11为n+衬底、12为背部漏极金属、13为p柱、14为n柱。
具体实施方式
62.以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
63.如图2所示，本发明第一实施例提供的一种沟槽型碳化硅mosfet，其元胞结构包括从下至上依次层叠设置的背部漏极金属12、n+衬底11、n-漂移区10和源极金属1；
64.所述n-漂移区10的顶层一侧中具有第一p+屏蔽层5-1，所述n-漂移区10的顶层另一侧中具有第二p+屏蔽层5-2，所述第一p+屏蔽层5-1和所述第二p+屏蔽层5-2的结深一致，所述第一p+屏蔽层5-1和所述第二p+屏蔽层5-2之间的所述n-漂移区10的顶层中具有沟槽栅结构，且所述第二p+屏蔽层5-2延伸至所述沟槽栅结构下，所述第一p+屏蔽层5-1和所述沟槽栅结构之间的所述n-漂移区10的顶层中具有p型jfet区7，所述p型jfet区7的顶层中具有p型沟道区6，所述p型沟道区6的顶层中具有n+源极区4，所述p型jfet区7的掺杂浓度低于所述p型沟道区6的掺杂浓度；所述源极金属1位于所述n+源极区4、所述第一p+屏蔽层5-1、所述第二p+屏蔽层5-2和所述沟槽栅结构上，所述源极金属1与所述沟槽栅结构之间具有绝缘介质层2；
65.所述沟槽栅结构包括从下至上依次层叠设置的第一分离栅3-2、第二氧化层8-2和控制栅3-1，所述第一分离栅3-2与源极金属1等电位，所述控制栅3-1的顶部与沟槽顶部齐平，所述控制栅3-1与沟槽侧壁之间具有第一氧化层8-1，所述第一分离栅3-2与沟槽侧壁之间具有第三氧化层8-3，所述第一分离栅3-2与沟槽底部之间具有第四氧化层8-4；所述第四氧化层8-4的厚度不小于第三氧化层8-3的厚度，所述控制栅3-1的下表面低于p型沟道区6的下表面，所述p型jfet区7的下表面不低于所述沟槽栅结构的下表面，且不高于所述第一分离栅3-2的下表面，控制栅3-1、第一氧化层8-1和p型沟道区6组成了mos结构；
66.所述p型jfet区7与所述沟槽栅结构之间具有n型注入区9，且n型注入区9延伸至所述沟槽栅结构下，使所述n型注入区9呈“l”状，所述n型注入区9的宽度不大于所述p型沟道
区6宽度的1/4且浓度不小于1e17 cm-3
，所述n型注入区9的上表面与所述p型jfet区7的上表面齐平，所述n型注入区9的结深不深于所述第一p+屏蔽层5-1的结深，从而在mos结构下方形成由p型jfet区7、n型注入区9以及第一分离栅3-2组成的寄生双栅jfet结构；所述寄生双栅jfet结构的饱和电流低于所述mos结构的饱和电流。
67.上述实施例中，器件所用的半导体材料选用sic。此外，器件所用的半导体材料也可为sic、si、ge、gan、金刚石和氧化镓中的任意一种或多种。如图3所示，相邻两个元胞之间呈平移关系而不是以一侧呈对称关系。
68.可选地，第四氧化层8-4的厚度不小于第三氧化层8-3的厚度。
69.上述实施例中，厚的底部氧化层8-4可以更好地保护沟槽底部氧化层可靠性，薄的侧壁氧化层8-3可以增强电极对n型注入区9的控制能力，从而获得更高浓度的n型注入区9，改善器件的导通能力。
70.可选地，第二p+屏蔽区5-2的宽度不小于沟槽栅结构的宽度。
71.可选地，所述第一氧化层8-1的厚度不大于所述第二氧化层8-2的厚度，有利于降低栅电容且不影响栅极对沟道的控制能力。
72.如图4所示，本发明第二实施例提供的一种沟槽型碳化硅mosfet，是在第一实施例的基础上，使所述n型注入区9的结深与所述第二p+屏蔽层5-2的结深相同。
73.上述实施例中，n型注入区9的结深与第二p+屏蔽层5-2的结深相同，能进一步降低器件的比导通电阻和导通压降。
74.如图5所示，本发明第三实施例提供的一种沟槽型碳化硅mosfet，是在第一实施例的基础上，使n+源极区4延伸进入所述第一p+屏蔽层5-1中，使所述第一p+屏蔽层5-1间隔分布。
75.上述实施例在器件顶部，n+源极区4有一部分深入到第一p+屏蔽层5-1，特殊的源极区域减少了需要给源极接触n+源极区4留出的空间，可以将器件尺寸缩小。
76.如图6所示，本发明第四实施例提供的一种沟槽型碳化硅mosfet，是在第一实施例的基础上，使所述n-漂移区10中具有交替设置的p柱13和n柱14，从而形成超结结构。
77.上述实施例引入p柱13，与n柱14交替排列形成超结结构，器件耐压时全耗尽的p柱13和n柱14能够大幅提高击穿电压，改善mos耐压和导通的折中关系。
78.如图7-8所示，本发明第五实施例提供的一种沟槽型碳化硅mosfet，是在第四实施例的基础上，使n+源极区4延伸进入所述第一p+屏蔽层5-1中，使所述第一p+屏蔽层5-1间隔分布。
79.上述实施例引入p柱13，与n柱14交替排列形成超结结构，器件耐压时全耗尽的p柱13和n柱14能够大幅提高击穿电压，改善mos耐压和导通的折中关系。此外，n+源极区4有一部分深入到第一p+屏蔽层5-1，特殊的源极区域减少了需要给源极接触n+源极区4留出的空间，可以将器件尺寸缩小。
80.如图9-10所示，本发明第六实施例提供的一种沟槽型碳化硅mosfet，是在第二实施例的基础上，使n+源极区4延伸进入所述第一p+屏蔽层5-1中，使所述第一p+屏蔽层5-1间隔分布。
81.如图11所示，本发明第七实施例提供的一种沟槽型碳化硅mosfet，是在第二实施例的基础上，使所述n-漂移区10中具有交替设置的p柱13和n柱14，从而形成超结结构。
82.如图12所示，本发明第八实施例提供的一种沟槽型碳化硅mosfet，是在第一实施例的基础上，使所述第二氧化层8-2延伸进入所述第一分离栅3-2中，从而形成凹型的所述第一分离栅3-2。
83.上述实施例中，凹型的多晶硅分离栅能够有效减小栅电容，提高器件高频性能。
84.如图13所示，本发明第九实施例提供的一种沟槽型碳化硅mosfet，是在第一实施例的基础上，使所述第一分离栅3-2的顶层中具有第二分离栅3-3。
85.上述实施例中，所述第一分离栅3-2为n型掺杂的多晶硅，所述第二分离栅3-3为p型掺杂的多晶硅。在器件工作时，分离栅两层多晶硅之间产生的耗尽层能够有效降低漏源之间的电容，从而降低器件的输出电容。
86.可选地，n型注入区在形成过程中可根据设计需要，通过调整注入角度及剂量获得不同浓度与深度的n型注入区。
87.可选地，所述沟槽栅结构侧边的n型注入区9的横向宽度与所述沟槽栅结构下方的n型注入区9的纵向宽度相同。
88.可选地，控制栅3-1和第一分离栅3-2为金属栅电极或多晶硅栅电极。
89.可选地，源极金属1选取钛、镍、铜和铝中的一种或前述多种金属构成的多层组合。
90.如图14-24所示，本发明第一实施例的一种沟槽型碳化硅mosfet的制作方法，包括以下步骤：
91.步骤1：选取一定厚度和浓度的n型重掺杂sic片作为器件的n+衬底11，在衬底表面外延生长一定厚度的n-漂移区10；
92.步骤2：通过离子注入和退火工艺，形成器件的p-jfet区7，注入能量约为500kev～2mev，剂量约为10
11
cm-3
～10
14
cm-3
；
93.步骤3：通过离子注入和退火工艺，形成器件的p-沟道区6，注入能量约为20kev～450kev，剂量约为10
11
cm-3
～10
13
cm-3
；
94.步骤4：通过离子注入和退火工艺，形成器件的p+接触区5-1和5-2，注入能量约为500kev～2mev，剂量约为10
13
cm-3
～10
16
cm-3
；
95.步骤5：通过光刻、离子注入和退火工艺，形成器件的n+型源区4，注入能量约为10kev～100kev，剂量约为10
13
cm-3
～10
16
cm-3
；
96.步骤6：通过刻蚀形成沟槽结构，并通过倾斜离子注入在沟槽左下角形成l型n型注入区9，注入能量约为10kev～100kev，剂量约为10
13
cm-3
～10
16
cm-3
；
97.步骤7：在沟槽底部和侧壁以及漂移区表面生成氧化层8-3并在沟槽内部填充多晶硅3-2；
98.步骤8：通过刻蚀将部分多晶硅3-2和氧化层8-3刻蚀掉，形成分离栅3-2以及氧化层8-3；
99.步骤9：通过淀积和刻蚀工艺，在分离栅顶部和沟槽侧壁形成氧化层8-1、8-2，并在沟槽内部填充多晶硅3-1形成栅电极3-1；
100.步骤10：对表面进行平整处理后淀积形成绝缘介质层2；
101.步骤11：器件正面淀积金属，形成金属源极1，翻转sic片，在sic片背面淀积金属，在n+衬底11下表面形成金属漏极12。
102.本发明在采用分离栅结构的同时，还在沟槽底部引入了p+屏蔽区，p+屏蔽区在缓
解电场集中现象，保护沟槽结构拐角的氧化层的同时，也能和分离栅一样起到屏蔽栅漏之间耦合的作用，降低器件的开关损耗，提高开关速度。同时，通过一定角度、能量和剂量的倾斜注入在沟槽侧壁上形成了一条较窄的n型注入区，与p-jfet区以及分离栅结构形成寄生双栅jfet区，该jfet区通过在漏极电压较高的情况下发生夹断有效降低器件的饱和电流，从而提高器件的短路安全工作区。
103.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
104.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
105.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
106.在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
107.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
108.以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种沟槽型碳化硅mosfet，其特征在于，其元胞结构包括从下至上依次层叠设置的背部漏极金属(12)、n+衬底(11)、n-漂移区(10)和源极金属(1)；所述n-漂移区(10)的顶层一侧中具有第一p+屏蔽层(5-1)，所述n-漂移区(10)的顶层另一侧中具有第二p+屏蔽层(5-2)，所述第一p+屏蔽层(5-1)和所述第二p+屏蔽层(5-2)的结深一致，所述第一p+屏蔽层(5-1)和所述第二p+屏蔽层(5-2)之间的所述n-漂移区(10)的顶层中具有沟槽栅结构，且所述第二p+屏蔽层(5-2)延伸至所述沟槽栅结构下，所述第一p+屏蔽层(5-1)和所述沟槽栅结构之间的所述n-漂移区(10)的顶层中具有p型jfet区(7)，所述p型jfet区(7)的顶层中具有p型沟道区(6)，所述p型沟道区(6)的顶层中具有n+源极区(4)，所述p型jfet区(7)的掺杂浓度低于所述p型沟道区(6)的掺杂浓度；所述源极金属(1)位于所述n+源极区(4)、所述第一p+屏蔽层(5-1)、所述第二p+屏蔽层(5-2)和所述沟槽栅结构上，所述源极金属(1)与所述沟槽栅结构之间具有绝缘介质层(2)；所述沟槽栅结构包括从下至上依次层叠设置的第一分离栅(3-2)、第二氧化层(8-2)和控制栅(3-1)，所述第一分离栅(3-2)与源极金属(1)等电位，所述控制栅(3-1)的顶部与沟槽顶部齐平，所述控制栅(3-1)与沟槽侧壁之间具有第一氧化层(8-1)，所述第一分离栅(3-2)与沟槽侧壁之间具有第三氧化层(8-3)，所述第一分离栅(3-2)与沟槽底部之间具有第四氧化层(8-4)；所述第四氧化层(8-4)的厚度不小于第三氧化层(8-3)的厚度，所述控制栅(3-1)的下表面低于p型沟道区(6)的下表面，所述p型jfet区(7)的下表面不低于所述沟槽栅结构的下表面，且不高于所述第一分离栅(3-2)的下表面，控制栅(3-1)、第一氧化层(8-1)和p型沟道区(6)组成了mos结构；所述p型jfet区(7)与所述沟槽栅结构之间具有n型注入区(9)，且n型注入区(9)延伸至所述沟槽栅结构下，使所述n型注入区(9)呈“l”状，所述n型注入区(9)的宽度不大于所述p型沟道区(6)宽度的1/4且浓度不小于1e17 cm-3
，所述n型注入区(9)的上表面与所述p型jfet区(7)的上表面齐平，所述n型注入区(9)的结深不深于所述第一p+屏蔽层(5-1)的结深，从而在mos结构下方形成由p型jfet区(7)、n型注入区(9)以及第一分离栅(3-2)组成的寄生双栅jfet结构；所述寄生双栅jfet结构的饱和电流低于所述mos结构的饱和电流。2.根据权利要求1所述的一种沟槽型碳化硅mosfet，其特征在于，所述沟槽栅结构侧边的n型注入区(9)的横向宽度与所述沟槽栅结构下方的n型注入区(9)的纵向宽度相同。3.根据权利要求1所述的一种沟槽型碳化硅mosfet，其特征在于，所述n型注入区(9)的结深与所述第二p+屏蔽层(5-2)的结深相同。4.根据权利要求1所述的一种沟槽型碳化硅mosfet，其特征在于，n+源极区(4)延伸进入所述第一p+屏蔽层(5-1)中，使所述第一p+屏蔽层(5-1)间隔分布。5.根据权利要求1-4任一项所述的一种沟槽型碳化硅mosfet，其特征在于，所述n-漂移区(10)中具有交替设置的p柱(13)和n柱(14)，从而形成超结结构。6.根据权利要求1-4任一项所述的一种沟槽型碳化硅mosfet，其特征在于，所述第一分离栅(3-2)的顶层中具有第二分离栅(3-3)。7.根据权利要求1-4任一项所述的一种沟槽型碳化硅mosfet，其特征在于，所述第二氧化层(8-2)延伸进入所述第一分离栅(3-2)中，从而形成凹型的所述第一分离栅(3-2)。8.根据权利要求1-4任一项所述的一种沟槽型碳化硅mosfet，其特征在于，源极金属(1)选取钛、镍、铜和铝中的一种或前述多种金属构成的多层组合。
9.根据权利要求1-4任一项所述的一种沟槽型碳化硅mosfet，其特征在于，器件所用的半导体材料为sic、硅、锗、氮化镓和金刚石中的任意一种或多种。10.一种权利要求1-9任一项所述的沟槽型碳化硅mosfet的制作方法，其特征在于，包括以下步骤：步骤1：选取n型重掺杂sic片作为器件的n+衬底(11)，采用外延工艺，在n型重掺杂sic片上形成n-漂移区(10)；步骤2：通过离子注入和退火工艺，形成器件的p型jfet区(7)；步骤3：通过离子注入和退火工艺，形成器件的p型沟道区(6)；步骤4：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的第一p+屏蔽层(5-1)和第二p+屏蔽层(5-2)；步骤5：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的n+源极区(4)；步骤6：通过刻蚀工艺形成沟槽，并通过倾斜离子注入在沟槽底部形成“l”状的n型注入区(9)；步骤7：在沟槽底部和侧壁以及漂移区表面生成氧化层，并在沟槽内部填充多晶硅；步骤8：通过刻蚀工艺将部分多晶硅和部分氧化层刻蚀掉，形成第一分离栅(3-2)以及第三氧化层(8-3)；步骤9：通过淀积和刻蚀工艺，在分离栅顶部和沟槽侧壁形成氧化层，并在沟槽内部填充多晶硅形成控制栅(3-1)；步骤10：对器件表面进行平整处理后淀积形成介质层(2)；步骤11：器件正面淀积金属，形成金属源极(1)，翻转sic片，在sic片背面淀积金属，在n+衬底(11)下表面形成背部漏极金属(12)。

技术总结
本发明属于功率半导体器件技术领域，涉及一种沟槽型碳化硅MOSFET及其制作方法。本发明引入的分离栅、P型JFET区和P+屏蔽区共同降低了器件的栅漏电容，对器件的开关能力进行了优化；此外所述的P型JFET区和P+屏蔽区，能够有效缓解沟道底部氧化层内部的电场集中现象，提高氧化层的可靠性；本发明引入的窄宽度且高掺杂的N型注入区与上述分离栅和P型JFET区组成寄生双栅JFET结构，在该处形成一个低阻导电通道，降低器件导通电阻的同时，箝制了器件的饱和电流，提高了器件的短路耐受时间。所述窄宽度且高掺杂的N型注入区由本发明所提出的特殊工艺制得，获得高性能N型注入区的同时提高良率并节省成本。率并节省成本。率并节省成本。


技术研发人员：刘冬梅 张琨
受保护的技术使用者：华瑞创芯半导体（成都）有限公司
技术研发日：2023.05.29
技术公布日：2023/8/24