一种延迟链电路及电子设备的制作方法

1.本技术涉及电路技术领域，具体涉及一种延迟链电路及电子设备。


背景技术：

2.可配置延迟链是一种可以通过控制延迟码值输入实现不同延迟效果的电路结构，在各种phy设计中被广泛应用，是诸多接口模块中的重要电路组成，尤其是在高速接口系统比如ddr、serdes的phy中不可或缺的组成部分。如何能够设计出准确、高效的延迟链，常常成为高速接口系统的性能瓶颈。
3.目前的延迟链设计都是不具备无毛刺切换功能的，基本都是采用相同的电路结构实现若干个固定延迟单元的设计。在这种设计中，无论怎样变换延迟码值，都有可能使得传输信号与延迟码值变换发生冲突，这样就会让传输信号在其中产生毛刺，进而对传输系统造成风险。因此，在主流设计中，一般在变换延迟码值的时候都要求没有信号传输，需要在码值稳定后才能继续信号传输，这种设计在实际应用有很大的限制，在很多系统中由于无法中断数据流传输，就要求延迟码值只能保持不变，这样会对高速接口系统中造成很多的限制。


技术实现要素：

4.鉴于以上问题，本技术提供一种延迟链电路及电子设备，其能够在对每次延迟码值变化做出一定限制的基础上实现无毛刺切换延迟链的功能，这样就可以在不中断数据流传输的背景下动态调整延迟链的延迟，从而大大提高高速接口系统的工作性能。
5.本技术实施例是采用以下技术方案来实现的：
6.一种延迟链电路，包括延迟支路、反相处理支路和毛刺消除支路；所述延迟支路对输入信号进行延时处理后，得到第一延迟信号和第二延迟信号，所述第一延迟信号和所述第二延迟信号之间存在延迟量；所述反相处理支路对所述第一延迟信号进行反相延迟处理得到第三延时信号，以及对所述第二延迟信号进行反相延迟处理得到第四延迟信号；所述毛刺消除支路对所述第三延迟信号和所述第四延迟信号进行合并得到合并后的信号，对所述合并后的信号进行反相处理后得到输出信号；所述输出信号的延迟量位于所述第三延迟信号的延迟量和所述第四延迟信号的延迟量之间。
7.可选的，所述延迟支路包括并联设置的第一粗延迟链和第二粗延迟链；所述第一粗延迟链用于对所述输入信号延迟多个粗延迟时长得到所述第一延迟信号；所述第二粗延迟链用于对所述输入信号延迟多个粗延迟时长得到所述第二延迟信号。
8.可选的，所述第一粗延迟链包括多个依次串联的第一粗延迟组，每个所述第一粗延迟组用于接收一个第一粗延迟编码信号，每个所述第一粗延迟组包括至少两个第一粗延迟单元；针对每个所述第一粗延迟组，若该所述第一粗延迟组对应的所述第一粗延迟编码信号有效，则该所述第一粗延迟组中的每一个所述第一粗延迟单元均有效，且当所述第一粗延迟单元有效时，所述第一粗延迟单元用于对所述输入信号延迟一个粗延时时长；所述
第一粗延迟链用于根据多个所述第一粗延迟组中对应的所述第一粗延迟编码信号为有效的数量和所述第一延迟组中包括的所述第一延迟单元的数量，确定对所述输入信号的延迟量，以根据确定的延迟量对所述输入信号进行延迟处理，得到所述第一延迟信号。
9.可选的，所述第二粗延迟链包括一个强制延迟单元和多个依次串联的第二粗延迟组，所述强制延迟单元与所述第二粗延迟组串联；每个所述第二粗延迟组用于接收一个第二粗延迟编码信号，每个所述第二粗延迟组包括至少两个第二粗延迟单元；针对每个所述第二粗延迟组，若该所述第二粗延迟组对应的所述第二粗延迟编码信号有效，则该所述第二粗延迟组中的每一个所述第二粗延迟单元均有效，且当所述第二粗延迟单元有效时，所述第二粗延迟单元用于对所述输入信号延迟一个粗延时时长；所述强制延迟单元用于对所述输入信号延迟一个粗延时时长；所述第二粗延迟链用于根据多个所述第二粗延迟组中对应的所述第二粗延迟编码信号为有效的数量、所述第二粗延迟组中包括的所述第二粗延迟单元的数量以及所述强制延迟单元，确定对所述输入信号的延迟量，以根据确定的延迟量对所述输入信号进行延迟处理，得到所述第二延迟信号。
10.可选的，所述毛刺消除支路包括两个细延迟链；其中一个所述细延迟链用于对所述第一延迟信号反相，并延迟多个细延迟时长得到第三延迟信号；另一个所述细延迟链用于对所述第二延迟信号反相，并延迟多个细延迟时长得到第四延迟信号；两个所述细延迟链提供的延迟量相同，且一个所述细延迟链中多个所述细延迟时长所能提供的最大总延迟量与一个粗延迟时长提供的延迟量相等。
11.可选的，所述细延迟链包括第一开关和第二开关；所述第一开关用于在所述第一延迟信号或所述第二延迟信号为低电平时，连通所述毛刺消除支路与所述高电平；所述第二开关用于在所述第一延迟信号或所述第二延迟信号为高电平时，将所述毛刺消除支路接地。
12.可选的，所述第一开关和所述第二开关均为电子开关；所述第一开关和第二开关的控制端均用于接收所述第一延迟信号或所述第二延迟信号，所述第一开关的输入端用于连接高电平、输出端与所述第二开关的输入端连接，所述第二开关的输出端接地，所述毛刺消除支路连接于所述第一开关和所述第二开关之间。
13.可选的，所述细延迟链包括多个并联的细延迟单元，每个所述细延迟单元包括串联的一个充电电流源和一个放电电流源；所述细延迟单元用于接收一个细延迟编码信号，当所述细延迟编码信号有效时，对应的充电电流源和放电电流源关闭，使所述细延迟单元用于对信号的延迟量增加一个细延迟时长；当所述细延迟编码信号无效时，对应的充电电流源和放电电流源开启，使所述细延迟单元用于对信号的延迟量减小一个细延迟时长；所述细延迟链用于根据多个所述细延迟单元对应的所述细延迟编码信号为有效的数量，确定所述充电电流源和放电电流源关闭的数量，从而确定对所述第一延迟信号或所述第二延迟信号的延迟量，以根据确定的延迟量对反相后的所述第一延迟信号或所述第二延迟信号进行延迟处理，得到所述第三延迟信号或所述第四延迟信号。
14.可选的，所述毛刺消除支路包括输出反相器和电容，所述电容的一端与所述输出反相器的输入端连接，且连接于所述充电电流源的负极与所述放电电流源的正极之间，另一端接地；所述电容用于对所述第三延迟信号和所述第四延迟信号得到所述合并后的信号；所述输出反相器用于对所述合并后的信号进行反向处理得到输出信号。
15.本技术实施例还提供一种电子设备，包括上述的延迟链电路。
16.相对于现有技术，本技术实施例提供的延迟链电路及电子设备，通过延迟电路对输入信号进行不同的延时处理得到具有不同延迟量的第一延迟信号和第二延迟信号，通过反相处理支路对第一延迟信号进行反相延迟处理得到第三延时信号，反相处理支路对第二延迟信号进行反相延迟处理得到第四延迟信号，通过毛刺消除支路对所述第三延迟信号和所述第四延迟信号进行合并得到合并后的信号，对所述合并后的信号进行反相处理后得到输出信号，使得输出信号的延迟量位于所述第三延迟信号的延迟量和所述第四延迟信号的延迟量之间；当需要调整延迟链时，调整第一延迟信号和第二延迟信号中任意一个的延迟量，使毛刺仅出现在第一延迟信号上或仅出现在第二延迟信号中上，在毛刺消除支路对第三延迟信号和第四延迟信号进行合并时，通过对第三延迟信号和第四延迟信号合并使毛刺消除，对合并后的信号进行反相处理后得到输出信号，从而实现在不中断输入信号的背景下动态调整延迟链的延迟，实现无毛刺切换延迟链。
17.本技术的这些方面或其他方面在以下实施例的描述中会更加简明易懂。
附图说明
18.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1是本技术实施例提供的延迟链电路的模块框图。
20.图2是本技术实施例提供的第一粗延迟链的示意图。
21.图3是本技术实施例提供的第二粗延迟链的示意图。
22.图4是本技术实施例提供的细延迟链的电路原理图。
23.图5是本技术实施例提供的细延迟链与毛刺消除支路的原理图。
24.图6是本技术实施例提供的第一延迟信号与第三延迟信号的波形图。
25.图7是本技术又一实施例提供的第一延迟信号与第三延迟信号的波形图。
26.图8是本技术实施例提供的码值切换前的各信号的波形图。
27.图9是本技术实施例提供的码值切换后的各信号的波形图。
28.图10是本技术实施例提供的码值切换后的又一各信号的波形图。
29.图11是本技术实施例提供的码值切换后的再一各信号的波形图。
具体实施方式
30.下面详细描述本技术的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本技术，而不能理解为对本技术的限制。
31.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
d合并使毛刺消除，对合并后的信号int cd进行反相处理后得到输出信号out，从而实现在不中断输入信号in的背景下动态调整延迟链的延迟，实现无毛刺切换延迟链。
40.如图2，图2给出了第一粗延迟链delay a的示意图，第一粗延迟链delay a包括多个依次串联的第一粗延迟组，每个第一粗延迟组用于接收一个第一粗延迟编码信号，每个第一粗延迟组包括至少两个第一粗延迟单元；针对每个第一粗延迟组，若该第一粗延迟组对应的第一粗延迟编码信号有效，则该第一粗延迟组中的每一个第一粗延迟单元均有效，且当第一粗延迟单元有效时，第一粗延迟单元用于对输入信号in延迟一个粗延时时长cd；当第一粗延迟单元无效时，第一粗延迟单元对输入信号in的延迟量为零。
41.可以理解的是，第一粗延迟单元可以采用rc延迟电路、晶体管延迟电路等延迟电路，只要当输入信号in通过时，能对输入信号in延迟一个粗延迟时长cd，且不改变输入信号in的极性即可，在本技术实施例不作具体限定。
42.第一粗延迟链delay a用于根据多个第一粗延迟组中对应的第一粗延迟编码信号为有效的数量和第一粗延迟组中包括的第一延迟单元的数量，确定对输入信号in的延迟量，以根据确定的延迟量对输入信号in进行延迟处理，得到第一延迟信号int ac。
43.在一些实施例中，第一粗延迟链delay a由编码codea控制，编码codea由n+1位第一粗延迟编码c0、c2……c2n
(n为任意正整数)组合形成，第一粗延迟组串联有n+1组，一个第一粗延迟组包括两个第一粗延迟单元，每个第一粗延迟组用于接收一个第一粗延迟编码信号。
44.可以理解的是，当codea进1，即第一粗延迟编码的有效数量增加1，第一延迟信号的延迟量增加两个粗延迟时长cd；整个第一粗延迟链delay a最多可以提供n+1步延迟等级，每一步步进提供两个粗延迟时长cd，整个第一粗延迟链delay a最多可以提供2n+2个粗延迟时长cd。
45.如图3，图2给出了第二粗延迟链delay b的示意图，第二粗延迟链delay b包括一个强制延迟单元和多个依次串联的第二粗延迟组，强制延迟单元与第二粗延迟组串联；每个第二粗延迟组用于接收一个第二粗延迟编码信号，每个第二粗延迟组包括至少两个第二粗延迟单元；
46.针对每个第二粗延迟组，若该第二粗延迟组对应的第二粗延迟编码信号有效，则该第二粗延迟组中的每一个第二粗延迟单元均有效，且当第二粗延迟单元有效时，第二粗延迟单元用于对输入信号in延迟一个粗延时时长cd，当第二粗延迟单元无效时，第二粗延迟单元用于对输入信号in的延迟量为零；强制延迟单元用于对输入信号in延迟一个粗延时时长cd。
47.可以理解的是，强制延迟单元和第二粗延迟单元可以采用rc延迟电路、晶体管延迟电路等，只要当输入信号in通过时，能对输入信号in延迟一个粗延迟时长cd，且不改变输入信号in的极性即可，在本技术实施例不作具体限定。
48.第二粗延迟链delay b用于根据多个第二粗延迟组中对应的第二粗延迟编码信号为有效的数量、第二粗延迟组中包括的第二粗延迟单元的数量以及强制延迟单元，确定对输入信号in的延迟量，以根据确定的延迟量对输入信号in进行延迟处理，得到第二延迟信号int bd。
49.在一些实施例中，第二粗延迟链delay b由编码code b控制，编码code b由n位第
二粗延迟编码c1、c3……c2n-1
组合形成(n为任意正整数)，第二粗延迟组设置有n组，每个第二粗延迟组用于接收一个第二粗延迟编码信号，一个第二粗延迟组包括两个第二粗延迟单元；整个第二粗延迟链delay b最多可以提供n步延迟等级(n为任意正整数)，每一步步进提供两个粗延迟时长cd，最多可以提供2n+1个粗延迟时长。
50.在一些实施例中，code a与code b交错组合可以生成2n+1位的连续码code coarse：c0、c1、c2……c2n-1
、c
2n
，这段连续码为温度计码。
51.可以理解的是，由于强制延迟单元的存在，使得无论连续码code coarse怎么变化，第一延迟信号int ac和第二延迟信号int bd之间始终存在一个粗延迟时长cd的延迟量；同时，当连续码code coarse逐位变化，即code coarse进1或退1时，第一延迟信号int ac和第二延迟信号int bd中只有一个信号会产生2个粗延迟时长cd的延迟量，从而使得毛刺只会产生在第一延迟信号int ac上或产生在第二延迟信号int bd上。
52.如图4，图4给出了细延迟链的电路原理图，两个细延迟链delay c和delay d具有相同的结构，使两个细延迟链delay c和delay d提供的延迟量相同，以细延迟delay c为例：
53.细延迟链delay c包括第一开关和第二开关，第一开关和第二开关均为电子开关；
54.第一开关和第二开关的控制端均用于接收第一延迟信号int ac，第一开关的输入端用于连接高电平、输出端与第二开关的输入端连接，第二开关的输出端接地，毛刺消除支路120连接于第一开关的输出端和第二开关的输入端之间。
55.第一开关用于在第一延迟信号int ac为低电平时，连通毛刺消除支路与高电平；第二开关用于在第一延迟信号int ac为高电平时，将毛刺消除支路120接地。
56.其中，第一开关可以是场效应管、继电器或者三极管等，只要在控制端的输入为低电平时，使毛刺消除支路120与高电平连通即可，在本技术实施例不作具体限定。
57.第二开关可以是场效应管、继电器或者三极管等，只要在控制端的输入为高电平时，使毛刺消除支路接地即可，在本技术实施例不作具体限定。
58.在一些实施例中，第一开关包括pmos管，pmos管的栅极用于接收第一延迟信号int ac、源极用于连接高电平、漏极与毛刺消除支路连接；第二开关包括nmos管，nmos管的栅极用于接收第一延迟信号int ac、漏极与毛刺消除支路120连接、源极接地。
59.可以理解的是，当第一延迟信号或第二延迟信号为低电平信号时，第一开关pmos管导通，第二开关nmos管断开，毛刺消除支路120与高电平连通；当第一延迟信号或第二延迟信号为高电平信号时，第一开关pmos断开，第二开关nmos管连通，毛刺消除支路120接地。
60.如图4，细延迟链delay c还包括多个并联的细延迟单元，每个细延迟单元包括一个充电电流源和一个放电电流源，充电电流源和放电电流源串联。
61.其中，充电电流源和放电电流源均是用于调整输入毛刺消除支路120的电荷量，进而调整电压变化速度，进而调整延迟时间。每个充电电流源的正极与第一开关pmos管的漏极连接、负极与放电电流源的正极连接，每个放电电流源的负极与第二开关nmos管的输入端连接，毛刺消除支路120连接于多个充电电流源和多个放电电流源之间。
62.可以理解的是，当第一延迟信号int ac为低电平时，第一开关pmos管连通，即充电电流源所在支路处于连通状态，多个充电电流源可对毛刺消除支路120充电；第二开关nmos管处于断开状态，即放电电流源所在支路处于断开状态，放电电流源无法对毛刺消除支路
120放电；当第一延迟信号int ac为高电平时，第一开关pmos管断开，即充电电流源所在支路处于断开状态，充电电流源无法对毛刺消除支路120充电；第二开关nmos管处于连通状态，即放电电流源所在支路处于连通状态，多个放电电流源可对毛刺消除支路120放电。
63.进一步的，每个细延迟单元用于接收一个细延迟编码信号，当细延迟编码信号有效时，对应细延迟单元的充电电流源和放电电流源关闭，该细延迟单元使信号的延迟量增加一个细延迟时长fd；当细延迟编码信号无效时，对应细延迟单元的充电电流源和放电电流源开启，该细延迟单元使信号的延迟量减小一个细延迟时长fd。
64.细延迟链delay c用于根据多个细延迟单元对应的细延迟编码信号为有效的数量，确定充电电流源和放电电流源开启的数量，从而确定延迟量，以根据确定的延迟量对反相后的第一延迟信号int ac进行延迟处理，得到第三延迟信号output delay c。
65.在一些实施例中，每个细延迟链均包括m个充电电流源和m个放电电流源，使得cd＝m fd，细延迟链delay c由编码code c控制，细延迟链delay d由编码code d控制，code c和code d的编码内容一致，且均由m位细延迟编码信号f0、f1……fm-2
、f
m-1
组成，code c和code d也是一个连续的温度计码code fine。
66.具体的，细延迟编码信号有效时，等效为电流源关闭，充放电电流源电流下降，信号通过延迟单元延迟1个fd；细延迟编码信号无效时，等效为电流源开启，充放电电流源电流上升，信号通过延迟单元延迟量减小1个fd；通过改变code fine改变细延迟编码信号有效的数量，从而改变充电电流源和放电电流源开启的数量，实现延迟控制。
67.可以理解的是，细延迟链delay c和细延迟链delay d的细延迟编码信号的有效数量始终保持一致，当code fine变化时，细延迟链delay c和细延迟链delay d的细延迟编码信号同步变化，使得细延迟链delay c和细延迟链delay d提供的延迟量始终相同。
68.如图5，毛刺消除支路120包括输出反相器和电容c，电容c的一端与输出反相器的输入端连接，且连接于多个充电电流源的负极与多个放电电流源的正极之间、另一端接地；电容c用于对第三延迟信号output delay c和第四延迟信号output delay d得到合并后的信号int cd；输出反相器用于对合并后的信号int cd进行反向处理得到输出信号out。
69.对于第三延迟信号output delay c和第四延迟信号output delay d，当code fine发生变化时，细延迟链delay c与细延迟链delay d中工作的充电电流源和放电电流源的数量发生变化，使细延迟链delay c和细延迟链delay d对电容c的充电和放电的速率变化，从而使细延迟链delay c对第一延迟信号int ac进行反相延迟处理得到第三延迟信号output delay c，使细延迟链delay d可以对第二延迟信号int bd进行反相延迟处理得到第四延迟信号output delay d，此时，第三延迟信号output delay c和第四延迟信号output delay d均不会产生毛刺，其分析过程如下(由于细延迟链delay c和细延迟链delay d的结构相同，在此以细延迟链delay c和第三延迟信号output delay c为例)：
70.如图6，图6给出了第一延迟信号int ac翻转后与第三延迟信号output delay c之间的波形。
71.当第一延迟信号int ac由低电平翻转为高电平，此时，第一开关pmos管断开，充电电流源所在支路断开，使充电电流源无效，充电电流源无法对电容c充电；第二开关nmos管连通，使放电电流源所在支路连通，放电电流源对电容c放电，使第三延迟信号output delay c逐渐降低。
72.示例性的，code c＝0时，细延迟编码信号的有效数量为零，放电电流源处于全部有效状态，放电电流源全部开启，使电容c可以迅速放电，第三延迟信号output delay c的电压迅速降低；随着code c增大，细延迟编码信号的有效数量增加，放电电流源的开启数量减少，使电容c的放电速度减缓，第三延迟信号output delay c的电压缓慢降低，从而实现对第一延迟信号int ac的反相延迟。
73.若在第三延迟信号output delay c达到稳态前，code c发生变化时，使细延迟编码信号的有效数量增加或减少，此时第一延迟信号int ac与第三延迟信号output delay c波形如图7所示。
74.示例性的，当code c＝0变化至code c＝2，即code c增大时，细延迟编码信号的有效数量增加，对应的放电电流源关闭，使电容c的放电速度降低，第三延迟信号output delay c减小的速度变缓，使最终达到稳态的时间被延迟；当code＝m-1变化至code＝0，即code c减小时，细延迟编码信号的有效数量减少，对应的放电电流源开启，使电容c的放电速度提高，第三延迟信号output delay c迅速减小达到稳态，第三延迟信号output delay c达到稳态的时间被提前。
75.可以理解的是，上述过程描述了在第一延迟信号int ac由低电平翻转为高电平时，code c变化对电容c放电速度的影响，从而实现对第三延迟信号output delay c的延迟控制；同理可推出第一延迟信号int ac由高电平翻转为低电平时，code c变化对电容c充电速度的影响以及第三延迟信号output delay c稳态建立时间的影响；由此可以看出，无论code c如何变化，对于电容c只是充放电速度发生变化，从而影响第三延迟信号output delay c达到稳态的时间，即影响第三延迟信号output delay c的延迟量，在第三延迟信号output delay c上没有产生新的变换或者毛刺。
76.由于细延迟链delay c和细延迟链delay d的结构相同，同理可得出，无论code d如何变化，对于电容c只是充放电速度发生变化，从而影响第四延迟信号output delay d达到稳态的时间，即影响第四延迟信号output delay d的延迟量，第四延迟信号output delay d没有产生新的变换或者毛刺。综上所述，当code fine变化时，细延迟链delay c和细延迟链delay d本身不产生毛刺，即第三延迟信号output delay c和第四延迟信号output delay d不产生毛刺。
77.由此可知，code fine在在零值和满值间逐位切换时细延迟链delay c和细延迟链delay d的结构不会产生毛刺；且code fine在零值与满值之间逐位切换时，不影响第一延迟信号int ac和第二延迟信号int bd，也即不影响第一粗延迟链delay a与第二粗延迟链delay b的延迟值。
78.当code fine连续变化时会出现code fine由满值归零或由零值跳变为满值的情况，此时对应code coarse进一位或者退一位，第一延迟信号int ac或第二延迟信号int bd的延迟量被改变。此时细延迟链delay c、细延迟链delay d和电容c形成的插值器电路以及第一粗延迟链delay a与第二粗延迟链delay b的分开配置可用于滤除code coarse变化导致可能的毛刺，具体过程如下：
79.示例性的，假设code coarse为2i-1(i为任意小于n的正整数)，code fine为m-1，由code coarse的排列方式可知，第一粗延迟链delay a和第二粗延迟链delay b分别提供了i步延迟等级，细延迟链delay c和细延迟链delay d分别提供了m-1步延迟等级；此时支
路ac(由第一粗延迟链delay a和细延迟链delay c构成，下同)提供的延迟时间量为：2i
×
cd+(m-1)
×
fd，支路bd(由第二粗延迟链delay b和细延迟链delay d构成，下同)提供的延迟时间量为：(2i+1)
×
cd+(m-1)
×
fd，输出信号out的延迟量在2i
×
cd+(m-1)
×
fd与(2i+1)
×
cd+(m-1)
×
fd之间；
80.当code fine温度计码由m-1进1，即增加至m，实际表现为清零，code coarse进1，即增加至2i，此时支路ac提供的延迟时间量为：(2i+2)
×
cd，支路bd提供的延迟时间量为：(2i+1)
×
cd，整个电路延迟量在(2i+1)
×
cd与(2i+2)
×
cd之间，即第一延迟信号int ac增加2个cd，第二延迟信号int bd不变，细延迟链delay c与细延迟链delay d提供的细延迟时长fd归零。
81.如图8，图8给出了在code fine温度计码由m-1进1前，code coarse没有变化时，各信号的波形图。
82.可以理解的是，第一延迟信号int ac与第二延迟信号int bd翻转之间间隔一个cd的时间差，即图8中t1区间；
83.t0区间中，第一延迟信号int ac与第二延迟信号int bd的翻转边沿均未抵达，t1区间中，第一延迟信号int ac由低电平翻转为高电平，细延迟链delay c的充电电流源支路断开，放电电流源支路连通，电容c对地放电，使细延迟链delay c的输出电流pre delay c输出为一个负的小电流-i
m-1
，第三延迟信号output delay c的电压开始减小，此时第二延迟信号int bd尚未翻转，细延迟链delayd的输出电流pre delay d没有变化，第四延迟信号output delay d没有变化，对第三延迟信号output delay c和第四延迟信号output delay d合并后，得到的合计后的信号int cd电压开始变小；
84.t2区间中，第二延迟信号int bd由低电平翻转为高电平，使细延迟链delay d的充电电流源支路断开，放电电流源支路连通，电容c对地放电，细延迟链delay d的输出电流pre delay d也为一个负的小电流-i
m-1
，第四延迟信号output delay d开始减小，此时合并后的信号int cd电压开始快速变化，直到合并后的信号int cd低于输出反相器的阈值电压，使输出信号out在此区间翻转，通过输出反相器对合并后的信号int cd进行反相，得到输出信号out。
85.t3区间中，电容c的电荷释放完后不再放电，合并后的信号int cd达到稳态，细延迟链delay c与细延迟链delay d不再放电，延迟翻转过程结束。
86.在一些实施例中，如图9，图9给出了又一实施例的波形图，当code fine温度计码由m-1进1时，code coarse进1时，各信号的波形图。
87.可以理解的是，code coarse进1前，第一延迟信号int ac较第二延迟信号int bd翻转之间原本超前一个cd的时间差，但code coarse进1后，第一延迟信号int ac较第二延迟信号int bd滞后一个cd的时间差；若code coarse进1正好处于第一延迟信号int ac翻转之后两个cd的时间内，此时第一延迟信号int ac就会产生毛刺，如图9所示，这个毛刺是不能体现在输出信号out上的，此时delay c、delay d与电容c形成的插值器就可以滤除该毛刺，具体过程如下：
88.t0区间中，第一延迟信号int ac与第二延迟信号int bd的翻转边沿均未抵达。t1区间中，第一延迟信号int ac翻转，细延迟链delay c的输出电流post delay c为一个负的小电流-i
m-1
，此时第二延迟信号int bd尚未翻转，delay d的输出电流post delay d没有太
大的变化，即第三延迟信号output delay c的电压开始减小，第四延迟信号output delay d没有变化，此时，合并后的信号int cd电压开始变小。
89.t2区间中，第二延迟信号int bd翻转，细延迟链delay d的输出电流post delay d也为一个负的小电流-i
m-1
，即第四延迟信号output delay d也开始减小，此时合并后的信号int cd电压开始快速变化，直到低于输出反相器的阈值电压，使输出信号out在此区间翻转。
90.t3区间中，码值翻转时，code coarse进1，第一延迟信号int ac产生毛刺被翻转，此时第一延迟信号int ac与第二延迟信号int bd为极性相反的状态，且细延迟链delay c与细延迟链delay d的控制码fine code归零，充电电流源和放电电流源均处于全部开启状态，因此细延迟链delay c中充电电流源所在支路连通，放电电流源所在支路断开，充电电流源向电容c充电，使细延迟链delay c的输出电流post delay c为一个正的大电流i0，第三延迟信号output delay c迅速升高；细延迟链delay d中充电电流源所在支路断开，放电电流源使电容c放电，使细延迟链delay d的输出电流post delay d为一个负的大电流-i0，第四延迟信号output delay d迅速降低，二者合并后相互抵消，使合并后的信号int cd电压没有变化，不影响输出信号out的状态变化。
91.t4区间中，第一延迟信号int ac再次翻转，与第二延迟信号int bd极性相同，此时细延迟链delay c的输出电流post delay c与细延迟链delay d的输出电流post delay d均为负的大电流-i0，将电容c上的电荷进一步释放完，此过程不影响输出信号out的状态变化，延迟翻转过程结束。
92.图10给出了又一实施例的各节点的波形图。在一些实施例中，在code fine温度计码由m-1进1，code coarse进1时，存在一种情况，即合并后的信号int cd在t2区间尚未达到输出反相器的阈值电压，此时t0到t2的情况与图9中t0到t2的情况相同，在此不重复叙述，但输出信号out尚未在t2区间翻转，依旧保持翻转前的状态。
93.t3区间中，细延迟链delay c的输出电流post delay c为一个正的大电流i0，第三延迟信号output delay c升高，细延迟链delay d的输出电流post delay d为一个负的大电流-i0，第四延迟信号output delay d降低，二者相互抵消，合并后的信号int cd的电压没有变化，输出信号out未翻转。
94.t4区间中，第一延迟信号int ac再次翻转，与第二延迟信号int bd极性相同，此时细延迟链delay c的输出电流post delay c和细延迟链delay d的输出电流post delay d均为负的大电流-i0，电容c迅速放电直至电荷释放完，第三延迟信号output delay c和第四延迟信号output delay d均降低，合并后的信号int cd迅速降低达到输出反相器的阈值，此过程中输出节点out翻转，延迟翻转过程结束。
95.图11给出了又一实施例的各节点的波形图。另有一种情况，即code fine温度计码由m-1进1，code coarse进1发生在第一延迟信号int ac翻转之后，第二延迟信号int bd翻转之前。t1区间中，第一延迟信号int ac翻转为高电平，细延迟链delay c的输出电流post delay c为一个负的小电流-i
m-1
，第三延迟信号output delay c的电压降低，合并后的信号int cd电压开始缓慢下降。
96.t2区间开始时code coarse进1，code fine清零，第一延迟信号int ac翻转为低电平，此时细延迟链delay c的输出电流post delay c输出一个正的大电流i0，充电电流源对
电容c充电直至充满，第三延迟信号output delay c的电压迅速升高，合并后的信号int cd的电压迅速升高至高电平，电容c充满后，细延迟链delay c的输出电流post delay c归零。
97.t3区间中，第二延迟信号int bd翻转，由于code fine已清零，细延迟链delay d的输出电流post delay d为一个负的大电流i0，此时细延迟链delay c的输出电流post delay c和细延迟链delay d的输出电流post delay d均为i0且方向相反，二者相互抵消，使得合并后的信号int cd电压没有变化。
98.t4区间中，第一延迟信号int ac再次翻转，此时细延迟链delay c的输出电流post delay c和细延迟链delay d的输出电流post delay d均为负的大电流i0，电容c迅速放电，合并后的信号int cd迅速降低，达到输出反相器的阈值电压，此过程中输出信号out翻转，延迟翻转过程结束，细延迟链delay c的输出电流post delay c和细延迟链delay d的输出电流post delay d归零。
99.在一些实施例中，code coarse进1，code fine清零的码值变化在t0级之前，此时，第一延迟信号int ac不会产生毛刺，此时也就不会影响输出信号out产生毛刺；若code coarse进1正好处于第一延迟信号int ac翻转之后两个cd的时间外，即t4级之后，此时输出信号out已经达到稳态，code coarse进1不会对输出信号out产生影响。
100.综上所述，在发生code coarse进1，code fine清零的码值变化时，通过细延迟链delay c、细延迟链delay d和电容c形成的插值器电路以及第一粗延迟链delay a与第二粗延迟链delay b的分开配置可用于滤除码值变化导致可能的毛刺，使输出信号out不产生毛刺。
101.再另一些实施例中，同理假设code coarse温度计码为2i-1，code fine温度计码为0，此时支路ac提供的延迟时间量为：2i
×
cd，支路bd提供的延迟时间量为：(2i+1)
×
cd，整个电路延迟量在2i
×
cd与(2i+1)
×
cd之间；当code fine温度计码由0退1，即降低至-1，实际表现为加满时，code coarse退1，即减小至2i-2，此时支路ac提供的延迟时间量为：2i
×
cd+(m-1)
×
fd，支路bd提供的延迟时间量为：(2i-1)
×
cd+(m-1)
×
fd，整个电路延迟量在(2i-1)
×
cd+(m-1)
×
fd与2i
×
cd+(m-1)
×
fd之间，即delay a不变，delay b减小2个cd，delay c与delay d增至最大。
102.在发生code coarse退1，code fine由零退至加满时，对该过程进行上述相同的分析，可得出在发生code coarse退1，code fine加满的码值变化时，通过细延迟链delay c、细延迟链delay d和电容c形成的插值器电路以及第一粗延迟链delay a与第二粗延迟链delay b的分开配置可用于滤除码值变化导致可能的毛刺，使输出信号out不产生毛刺。
103.一种电子设备，包括上述实施例所涉及的延迟链电路。
104.综上，本技术提供的一种延迟链电路及电子设备，通过上述延迟链电路，当需要调整延迟链时，调整第一延迟信号int ac和第二延迟信号int bd中任意一个的延迟量，使毛刺仅出现在第一延迟信号int ac上或仅出现在第二延迟信号int bd中上，在电容c对第三延迟信号output delay c和第四延迟信号output delay d进行合并时，通过对第三延迟信号output delay c和第四延迟信号output delay d合并使毛刺消除，输出反相器对合并后的信号int cd进行反相处理后得到输出信号out，从而实现在不中断输入信号in的背景下动态调整延迟链的延迟，实现无毛刺切换延迟链。
105.以上，仅是本技术的较佳实施例而已，并非对本技术作任何形式上的限制，虽然本
申请已以较佳实施例揭示如上，然而并非用以限定本技术，任何本领域技术人员，在不脱离本技术技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本技术技术方案内容，依据本技术的技术实质对以上实施例所作的任何简介修改、等同变化与修饰，均仍属于本技术技术方案的范围内。

技术特征：
1.一种延迟链电路，其特征在于，包括延迟支路、反相处理支路和毛刺消除支路；所述延迟支路对输入信号进行延时处理后，得到第一延迟信号和第二延迟信号，所述第一延迟信号和所述第二延迟信号之间存在延迟量；所述反相处理支路对所述第一延迟信号进行反相延迟处理得到第三延时信号，以及对所述第二延迟信号进行反相延迟处理得到第四延迟信号；所述毛刺消除支路对所述第三延迟信号和所述第四延迟信号进行合并得到合并后的信号，对所述合并后的信号进行反相处理后得到输出信号；所述输出信号的延迟量位于所述第三延迟信号的延迟量和所述第四延迟信号的延迟量之间。2.根据权利要求1所述的延迟链电路，其特征在于，所述延迟支路包括并联设置的第一粗延迟链和第二粗延迟链；所述第一粗延迟链用于对所述输入信号延迟多个粗延迟时长得到所述第一延迟信号；所述第二粗延迟链用于对所述输入信号延迟多个粗延迟时长得到所述第二延迟信号。3.根据权利要求2所述的延迟链电路，其特征在于，所述第一粗延迟链包括多个依次串联的第一粗延迟组，每个所述第一粗延迟组用于接收一个第一粗延迟编码信号，每个所述第一粗延迟组包括至少两个第一粗延迟单元；针对每个所述第一粗延迟组，若该所述第一粗延迟组对应的所述第一粗延迟编码信号有效，则该所述第一粗延迟组中的每一个所述第一粗延迟单元均有效，且当所述第一粗延迟单元有效时，所述第一粗延迟单元用于对所述输入信号延迟一个粗延时时长；所述第一粗延迟链用于根据多个所述第一粗延迟组中对应的所述第一粗延迟编码信号为有效的数量和所述第一粗延迟组中包括的所述第一延迟单元的数量，确定对所述输入信号的延迟量，以根据确定的延迟量对所述输入信号进行延迟处理，得到所述第一延迟信号。4.根据权利要求2所述的延迟链电路，其特征在于，所述第二粗延迟链包括一个强制延迟单元和多个依次串联的第二粗延迟组，所述强制延迟单元与所述第二粗延迟组串联；每个所述第二粗延迟组用于接收一个第二粗延迟编码信号，每个所述第二粗延迟组包括至少两个第二粗延迟单元；针对每个所述第二粗延迟组，若该所述第二粗延迟组对应的所述第二粗延迟编码信号有效，则该所述第二粗延迟组中的每一个所述第二粗延迟单元均有效，且当所述第二粗延迟单元有效时，所述第二粗延迟单元用于对所述输入信号延迟一个粗延时时长；所述强制延迟单元用于对所述输入信号延迟一个粗延时时长；所述第二粗延迟链用于根据多个所述第二粗延迟组中对应的所述第二粗延迟编码信号为有效的数量、所述第二粗延迟组中包括的所述第二粗延迟单元的数量以及所述强制延迟单元，确定对所述输入信号的延迟量，以根据确定的延迟量对所述输入信号进行延迟处理，得到所述第二延迟信号。5.根据权利要求1所述的延迟链电路，其特征在于，所述毛刺消除支路包括两个细延迟链；其中一个所述细延迟链用于对所述第一延迟信号反相，并延迟多个细延迟时长得到第三延迟信号；
另一个所述细延迟链用于对所述第二延迟信号反相，并延迟多个细延迟时长得到第四延迟信号；两个所述细延迟链提供的延迟量相同，且一个所述细延迟链中多个所述细延迟时长所能提供的最大总延迟量与一个粗延迟时长提供的延迟量相等。6.根据权利要求5所述的延迟链电路，其特征在于，所述细延迟链包括第一开关和第二开关；所述第一开关用于在所述第一延迟信号或所述第二延迟信号为低电平时，连通所述毛刺消除支路与高电平连接；所述第二开关用于在所述第一延迟信号或所述第二延迟信号为高电平时，将所述毛刺消除支路接地。7.根据权利要求6所述的延迟链电路，其特征在于，所述第一开关和所述第二开关均为电子开关；所述第一开关和第二开关的控制端均用于接收所述第一延迟信号或所述第二延迟信号，所述第一开关的输入端用于连接高电平、输出端与所述第二开关的输入端连接，所述第二开关的输出端接地，所述毛刺消除支路连接于所述第一开关和所述第二开关之间。8.根据权利要求5所述的延迟链电路，其特征在于，所述细延迟链包括多个并联的细延迟单元，每个所述细延迟单元包括串联的一个充电电流源和一个放电电流源；所述细延迟单元用于接收一个细延迟编码信号，当所述细延迟编码信号有效时，对应的充电电流源和放电电流源关闭，使所述细延迟单元用于对信号的延迟量增加一个细延迟时长；当所述细延迟编码信号无效时，对应的充电电流源和放电电流源开启，使所述细延迟单元用于对信号的延迟量减小一个细延迟时长；所述细延迟链用于根据多个所述细延迟单元对应的所述细延迟编码信号为有效的数量，确定所述充电电流源和放电电流源关闭的数量，从而确定对所述第一延迟信号或所述第二延迟信号的延迟量，以根据确定的延迟量对反相后的所述第一延迟信号或所述第二延迟信号进行延迟处理，得到所述第三延迟信号或所述第四延迟信号。9.根据权利要求8所述的延迟链电路，其特征在于，所述毛刺消除支路包括输出反相器和电容，所述电容的一端与所述输出反相器的输入端连接，且连接于所述充电电流源的负极与所述放电电流源的正极之间，另一端接地；所述电容用于对所述第三延迟信号和所述第四延迟信号得到所述合并后的信号；所述输出反相器用于对所述合并后的信号进行反向处理得到输出信号。10.一种电子设备，其特征在于，包括权利要求1至9任一所述的延迟电路。

技术总结
本申请提供一种延迟链电路及电子设备，延迟链电路包括延迟支路、反相处理支路和毛刺消除支路；延迟支路接收输入信号得到第一延迟信号和第二延迟信号；反相处理支路接收第一延迟信号得到第三延时信号，以及接收第二延迟信号得到第四延迟信号；毛刺消除支路对第三延迟信号和第四延迟信号进行合并得到合并后的信号，对合并后的信号进行反相处理后得到输出信号；当需要调整延迟链时，调整第一延迟信号和第二延迟信号中任意一个的延迟量，使毛刺仅出现在第一延迟信号上或仅出现在第二延迟信号上，通过对第三延迟信号和第四延迟信号合并使毛刺消除，从而实现在不中断输入信号的背景下动态调整延迟链的延迟，实现无毛刺切换延迟链。实现无毛刺切换延迟链。实现无毛刺切换延迟链。


技术研发人员：陆颢瓒 武鹏 宣学雷
受保护的技术使用者：深圳市紫光同创电子有限公司
技术研发日：2023.04.19
技术公布日：2023/8/24