一种基于小容量CPLD/FPGA的自适应数字频率跟踪器的制作方法

一种基于小容量cpld/fpga的自适应数字频率跟踪器
技术领域
1.本实用新型涉及电网自动化技术领域，具体的说是一种基于小容量cpld/fpga的自适应数字频率跟踪器。


背景技术：

2.频率跟踪器是电网频率和相位检测的重要手段。频率跟踪器一般有模拟和数字两种，模拟频率跟踪器采用模拟器件，设计电路复杂，抗干扰性能差，可靠性较低，不易维护；数字频率跟踪器有专用集成芯片和可编程器件两种设计，专用集成芯片功能单一，可移植性差。现有在可编程逻辑器件中的频率跟踪器，消耗资源都较大，很难适配于低成本小容量的可编程逻辑器件，无法进行自适应频率跟踪。


技术实现要素：

3.针对现有技术中存在的上述不足之处，本实用新型要解决的技术问题是提供一种高精确度、鲁棒性良好的变电站二次设备可靠性估计方法。
4.本实用新型为实现上述目的所采用的技术方案是：一种基于小容量cpld/fpga的自适应数字频率跟踪器，包括数字鉴相器模块、数字环路滤波器模块、数字振荡器模块和自适应数字分频器模块；所述的数字鉴相器模块与数字环路滤波器模块连接，所述的数字环路滤波器模块与数字振荡器模块连接，所述的自适应数字分频器模块生成的频率信号与数字鉴相器模块连接并对外输出。
5.所述数字鉴相器模块产生误差信号波形，所述误差信号波形在零相位误差时输出50％占空比的方波，所述方波输出至所述数字环路滤波器模块。
6.所述数字环路滤波器模块为k值可逆的计数器；当所述计数器正向循环时，输出进位信号；当所述计数器逆向循环时，输出借位信号。
7.所述k值由外部输入信号配置。
8.所述数字振荡器模块为脉冲加减电路；当输入进位脉冲时，将输入时钟序列二分频，并增加半个时钟信号以使输出信号频率增加；当输入借位脉冲时，将输入时钟序列二分频，并减去半个时钟信号以使输出信号频率降低；当没有进位脉冲或借位脉冲输入时，将输入信号二分频而不进行信号的增加或减少。
9.所述自适应数字分频器根据输入频率自适应产生分频系数，生成跟踪频率时钟，并反馈给所述数字鉴相器模块。
10.本实用新型具有以下优点及有益效果：
11.本实用新型通过基于小容量cpld/fpga的自适应数字频率跟踪器，适用于配置基于小容量低成本的可编程逻辑器件，是一种能够自适应跟踪频率，模值可调的频率跟踪器，便于移植维护。
附图说明
12.图1是本实用新型实施例的结构框图。
具体实施方式
13.下面结合附图及实施例对本实用新型做进一步的详细说明。
14.如图1所示，是本实用新型的基于小容量cpld/fpga的自适应数字频率跟踪器结构框图，包括数字鉴相器模块、数字环路滤波器模块、数字振荡器模块、自适应分频计数器模块。
15.外部交互的信号有系统时钟clk、复位信号rstn、模数设置moduous、跟踪频率信号fin、锁定时钟信号fout。其中外部时钟信号为环路中心频率的整数倍，模数设置值可以调节跟踪频率锁定时间长短及频率跟踪范围。
16.数字鉴相器模块采用边沿控制鉴相方式，生成相位误差信号dnup，误差信号dnup在零相位误差时输出50％占空比的方波，连接到数字环路滤波器模块。
17.数字环路滤波器模块内部由k值可逆计数器组成，k值由外部输入moduous配置，k可逆计数器根据数字鉴相器模块输出的超前/滞后信号，当数字鉴相器模块输出超前信号，计数器进行加计数，加到计数器模值时，输出进位信号carry，连接到数字振荡器模块，控制脉冲数增加，当鉴相器输出滞后信号，计数器进行减计数，当减到0时，输出借位信号borrow，连接到数字振荡器模块，控制脉冲数减小。
18.数字振荡器模块内部为脉冲加减电路，由数字环路滤波器输出的进位信号carry和借位信号borrow分别控制脉冲增加和脉冲减少，当输入进位脉冲时，将输入时钟二分频，并增加半个周期的脉冲输出；当输入借位脉冲时，将输入时钟二分频，并减少半个周期的脉冲输出；当无进位脉冲或借位脉冲输入时，将输入信号二分频而不进行信号的增加或扣除。如此循环，振荡产生脉冲信号idout。
19.自适应感应分频器模块将数字振荡器模块输出的脉冲信号进行分频，其分频系数n通过内部自适应分频计数器计数确定，根据自适应分频计数器计数得到分频系数n，输出锁定时钟信号fout(即跟踪频率时钟)，并反馈给数字鉴相器模块。
20.以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。


技术特征：
1.一种基于小容量cpld/fpga的自适应数字频率跟踪器，其特征在于，包括数字鉴相器模块、数字环路滤波器模块、数字振荡器模块和自适应数字分频器模块；所述的数字鉴相器模块与数字环路滤波器模块连接，所述的数字环路滤波器模块与数字振荡器模块连接，所述的自适应数字分频器模块生成的频率信号与数字鉴相器模块连接并对外输出。2.根据权利要求1所述的一种基于小容量cpld/fpga的自适应数字频率跟踪器，其特征在于，所述数字鉴相器模块产生误差信号波形，所述误差信号波形在零相位误差时输出50％占空比的方波，所述方波输出至所述数字环路滤波器模块。3.根据权利要求1所述的一种基于小容量cpld/fpga的自适应数字频率跟踪器，其特征在于，所述数字环路滤波器模块为k值可逆的计数器；当所述计数器正向循环时，输出进位信号；当所述计数器逆向循环时，输出借位信号。4.根据权利要求3所述的一种基于小容量cpld/fpga的自适应数字频率跟踪器，其特征在于，所述k值由外部输入信号配置。5.根据权利要求1所述的一种基于小容量cpld/fpga的自适应数字频率跟踪器，其特征在于，所述数字振荡器模块为脉冲加减电路；当输入进位脉冲时，将输入时钟序列二分频，并增加半个时钟信号以使输出信号频率增加；当输入借位脉冲时，将输入时钟序列二分频，并减去半个时钟信号以使输出信号频率降低；当没有进位脉冲或借位脉冲输入时，将输入信号二分频而不进行信号的增加或减少。6.根据权利要求1所述的一种基于小容量cpld/fpga的自适应数字频率跟踪器，其特征在于，所述自适应数字分频器根据输入频率自适应产生分频系数，生成跟踪频率时钟，并反馈给所述数字鉴相器模块。

技术总结
本实用新型公开了一种基于小容量CPLD/FPGA的自适应数字频率跟踪器，包括数字鉴相器模块：用于产生和输入频率和反馈频率的误差信号；数字环路滤波器模块：用于进行环路相位的矫正和信号噪声的滤除；数字振荡器模块：用于产生固定频率脉冲，实现频率跟踪；自适应数字分频模块：根据中心频率与系统时钟的关系确定分频系数，对数字振荡器输出信号进行分频。本实用新型通过可编程逻辑器件实现，增加了设计的灵活性，降低了研发周期及成本，尤其对资源要求极低，能适配小容量的CPLD/FPGA。能适配小容量的CPLD/FPGA。能适配小容量的CPLD/FPGA。


技术研发人员：史雄峰 霍银龙 岳峰 臧佳 陈从靖 黄家俊 卢家力
受保护的技术使用者：南京国电南自电网自动化有限公司
技术研发日：2023.04.18
技术公布日：2023/8/26