一种基于RISC-V指令集的可重构音频降噪加速器及方法

一种基于risc-v指令集的可重构音频降噪加速器及方法
技术领域
1.本发明属于集成电路技术领域，具体涉及到一种基于risc-v指令集的可重构音频降噪加速器设计。


背景技术：

2.随着经济的发展和技术的不断进步，音频降噪系统的应用场景越来越多，例如车内降噪、燃气站内降噪、耳机降噪等。但是目前往往采取的还是物理隔绝噪声源等被动降噪的方式，采用主动降噪让声源信号叠加相消的方式往往具备硬件实现困难，改进的优良算法很难用fpga进行硬件实现，因此采用软件实现方式将会使得改进的算法能够实现，这将会是解决音频降噪算法实现困难的一种重要手段。
3.同时，risc-v作为一种新兴的指令集架构，具备了开源和后发优势。针对嵌入式领域而言，采用这种指令集架构的软核能够自定义指令，针对算法中的乘积累加结构和卷积结构，能定制出专用的加速单元电路，实现音频降噪专用设计领域。随着国内对于risc-v指令集架构的热烈推崇，这样的专用领域soc芯片设计将能得到更大的发展。
4.然后，对于arm指令集架构的mcu而言，因为arm指令集不支持第三方扩展，所以加速器的集成多采用总线连接，总线连接方式下处理器需要频繁在存储器与加速器之间搬运数据；对于risc-v指令集架构的mcu而言，除了常规的总线集成方式外，还有一种采用指令紧耦合连接的方式进行集成，指令紧耦合连接则减少了存储器搬运这个过程，使得数据搬运时间大幅缩减，加速器性能更优。
5.传统的加速器设计不仅在连接方式和存储器访问上不同，对于加速器内部的设计往往也不具备硬件资源的复用，可重构的硬件加速器提出使得加速器的设计可以同时兼顾面积、功耗与性能。根据应用场景的不同选择不同的重构方式，因此本发明基于risc-v指令集的可重构音频降噪加速器设计将为音频降噪加速器的设计提供一种新的方法。
6.cn113851103a，一种基于risc v自定义指令集拓展的音频降噪加速器系统、方法，属于集成电路技术领域，主要包括：e203_core、nice_core、nice_interface、e203_soc、音频编解码wm8731模块、音频降噪fxlms算法。其中e203_core通过nice_interface与nice_core相连接，e203_core、nice_core与相关外设端口一同组成e203_soc，e203_soc与音频编解码wm8731模块相连接，音频降噪fxlms算法通过软件编程下载到risc v处理器核内运行。创新点在于相比较arm指令集架构的处理器而言，采用risc v自定义指令集的处理器能够对音频降噪fxlms算法中特定的运算部分进行加速；该方法在很大程度上解决了算法灵活性与硬件电路之间的矛盾，通过异构加速的方式提升了算法的运算性能，但是该方法下加速器电路的面积会随着算法所需滤波器阶数的提升从而大幅增加资源消耗，同时很大程度上会增加设计面积导致颗粒度大、功耗增加等问题。
7.本发明在上述发明的基础上，通过增加寄存器配置信号选择不同的运算结果，从而利用少量的硬件资源实现上述发明的加速器功能，完成硬件加速器的可重构设计。取而代之的是本发明情况下，运算性能会有一定程度的降低，因此本发明还设计了加法树可选
配置电路，增加少量资源消耗的情况下，能够较大程度提高运算性能。本发明可以更加优化面积、功耗、颗粒度等问题，提高算法的灵活性和可行性的同时解决因算法所需滤波器阶数过高而引入的面积增加、功耗提升、颗粒度大等问题，是一种低功耗设计方法。


技术实现要素：

8.本发明旨在解决以上现有技术的问题。提出了一种基于risc-v指令集的可重构音频降噪加速器及方法。本发明为了能够实现硬件资源消耗的最优化，同时通过可选配置电路提高一定的运算并行度，以平衡功耗、面积与性能之间的关系，本加速器能够广泛应用于各类加速器的设计，同时针对音频降噪领域具有更好的针对性。
9.本发明的技术方案如下：
10.一种基于risc-v指令集的可重构音频降噪加速器，其包括：risc-v处理器内核、音频降噪协处理器及nice接口控制电路，其中，所述risc-v处理器内核通过nice接口控制电路与音频降噪协处理器相连接；
11.所述risc-v处理器内核包括取指单元、执行单元、写回单元、访存单元、指令紧耦合存储器itcm、数据紧耦合存储器dtcm及系统总线；其中，取指单元通过对系统总线发起访存请求，进而向itcm获取指令信息，并通过系统总线进行返回；将取指单元所得到的指令信息通过执行单元进行译码，然后根据指令信息进行对应的操作，运算指令进行逻辑运算，分支跳转指令则生成下一条指令的访问数，协处理器指令则通过相应的协处理器进行处理；其中访存类指令则通过访存单元向系统总线发起读写请求，进而获取dtcm或外部存储器或外设接口的数据；对于需要写回通用寄存器组的数据则通过写回单元进行处理；
12.所述音频降噪协处理器包括nice接口控制电路、译码单元、状态机、数据处理单元、存储sram、pe单元、加法树可选配置电路；其中，nice接口控制电路用于risc-v处理器的协处理器指令信息传递与协处理器数据访问；译码电路用于对自定义指令的分类和非法指令的判断；状态机电路用于对译码后的指令信息进行处理状态的生成与结束；数据处理单元用于数据的读写请求与数据移位；存储sram用于存储相应信号；pe单元用于音频降噪算法所需的加速运算；加法树可选配置电路用于次级声源数据的快速产生。
13.进一步的，所述nice接口控制电路通过与risc-v处理器连接，获取指令信息和处理器发起的协处理器请求信号，进行协处理器的相关运算操作，此外协处理器中需要进行数据获取的部分通过nice接口控制电路对risc-v处理器中的访存单元发起数据读写访问，进而访问dtcm、外部存储器与外设接口的数据。
14.进一步的，所述nice接口控制电路由指令请求通道、反馈通道、存储器请求通道、存储器反馈通道组成，指令请求通道传递指令信息，反馈通道传输指令运行结果，存储器请求通道发起访存类指令的数据读写请求，存储器反馈通道完成访存类指令的数据读写请求；译码电路由自定义指令译码表所组成的查找表资源与门电路组成，通过门电路进行指令组合得到译码后的指令信息；状态机电路则根据状态转移图进行设计，完成各个指令状态的切换；数据处理单元包含加载数据、存储数据和数据位移填充等部分，加载的数据通过移位填充进行后续的运算，计算结果通过数据存储操作进行结果的传递；pe单元则是由乘法器与加法器以及数据选择器进行选择组合，通过数据选择器进行乘法和加法器结果的选择，可以实现卷积和乘累加等组合运算；加法树可选配置电路由数据选择器、加法器与寄存
器组成，通过数据选择器选择不同的数据结果进行加法树运算，并将结果保存至寄存器。
15.进一步的，所述译码电路将nice接口控制电路传递过来的自定义指令、源操作数寄存器地址信号进行译码操作，通过对比其具体格式判断指令是否非法，最后得到相应的指令信息；此外，对于访存类指令，译码电路将根据指令信息的组合得出访存的地址信息。
16.进一步的，所述状态机电路对译码电路所得的指令信息，进行相应指令状态的产生，并维持指令状态，直到接收到各指令状态的结束信号，便回到初始状态；其中指令状态的产生信号，即指令信息均来自译码电路。指令状态的结束信号，根据指令的分类不同，来自不同的电路；其中访存类指令的结束信号，来自nice接口控制部分，运算类指令的结束信号，来自pe单元。
17.进一步的，所述pe单元通过状态机电路产生的指令状态和配置信号，进行卷积运算与乘累加运算，其中，运算电路通过mux选择器进行硬件重构，使得运算电路可以使用同一电路资源进行不同的运算操作。
18.进一步的，在pe单元的硬件实现中，提出一种crossbar的开关电路设计。所述crossbar开关电路通过fifo进行数据缓存，根据状态机传递的配置信息，进行相应配置寄存器的选择，通过mux选择器得到所需数据信息；crossbar开关电路由数据选择器、fifo与配置寄存器表所组成，通过fifo缓存各个通道数据，配置寄存器通过数据选择器获取相应fifo数据进行传输。
19.进一步的，在pe单元的硬件实现中，采用如下公式进行降噪处理：
20.y(n)＝y(n)+w(n)(k-2)x(n)
21.e(n)＝d(n)-ys(n)
22.d(n)＝p(n)*x(n)
23.ys(n)＝s(n)*y(n)
[0024][0025][0026]
其中y(n)：次级声源，w(n)(k)：权值系数，x(n)：声源信号，e(n)：误差信号，d(n)：残余噪声，ys(n)：通过次级路径的次级声源，p(n)：声源信号到误差麦克风的参考信号，s(n)：次级声源到误差麦克风次级路径产生的信号，声源信号的估计值，其中对步长因子的约束具体为：
[0027][0028]
其中μ：fxlms算法的步长；λ
max
：自相关矩阵的特征值的最大值。
[0029]
进一步的，所述加法树可选配置电路通过状态机传递的配置信号，选择pe单元输出的阶段性运算结果，进行加法树结构的并行运算操作；该可选电路下消耗一定的加法树资源并增大处理器面积，但能够极大程度上提高电路的并行运算程度，是一种资源、性能与面积相平衡的可选配置方案。
[0030]
一种基于任一项所述音频降噪加速器的音频降噪加速方法，其包括以下步骤：
[0031]
首先，risc-v处理器取指获取自定义指令，通过nice接口控制电路向协处理器电路发起请求并传递自定义指令、源操作数地址等。译码模块接收自定义指令，并根据指令的
opcode/funct3/funct7字段进行自定义指令的非法判断，译码得出具体指令信息与访存类指令的地址信息；
[0032]
接着，状态机电路对译码电路所得的指令信息进行指令状态的产生，根据指令类别的不同；将运算类指令状态和配置信息传递给存储sram、pe单元与加速器可选配置电路，并等待pe单元传递指令结束信号；将访存类指令和配置信息传递给数据处理单元进而通过nice接口控制电路发起对risc-v处理器中的数据访问，并等待nice接口控制电路传递指令结束信号；
[0033]
然后，在pe单元电路的运算过程中，根据配置信息的不同，分别进行卷积运算与乘累加运算。其中卷积运算通过配置w_sram使能，利用crossbar将源数据传递给乘法器与x_sram相乘，再次通过crossbar传递结果加法器与pe(n)相加，利用corssbar传递结果并根据配置信息传递给pe(n+1)；乘积累加运算通过配置e_sram使能，利用crossbar与将源数据传递给乘法器与x_sram相乘，再次通过crossbar传递结果加法器与w_sram相加，利用corssbar传递结果并根据配置信息传递给w_sram；
[0034]
最后，对于卷积运算时，根据配置信号选择使能加法树可选配置电路，将pe(n)组的结果通过加法树并行结构进行快速运算，对于单个pe之间则还是保留原有串行结构电路；对加法树可选配置电路的数据，将其保存在次级声源存储中等待访存类指令发起读请求，以此完成次级声源的产生与传递，完成降噪过程。
[0035]
本发明的优点及有益效果如下：
[0036]
1、本发明采用risc-v自定义指令集紧耦合的方式进行加速器的设计，相比于传统的总线挂载加速器的方式下。指令紧耦合设计方式更够减少处理器与加速器之间频繁的数据搬运，因此能够有效的提高处理器性能，同时减少数据的频繁搬运将会降低功耗。
[0037]
2、本发明采用硬件可重构思想，以最少的资源消耗实现不同的运算需求，能够更好的适用于音频降噪这类嵌入式领域，以实现低功耗的需要。此外在可重构的硬件电路中，采用crossbar开关电路能够加大协处理器的运算能力，即通过组合基础运算实现更复杂的运算。
[0038]
3、本发明采用加法树可选配置电路，以在保证低功耗的需求上，提供可选的加法树电路，提高一定的运算性能，此外加法树电路对于整个运算电路的资源消耗而言并不多，因此该电路的提出能够使得本设计的加速器能够在资源、性能与面积之间进行调控，达到一个适用于当前场景的最优方案。
[0039]
4、本发明在整个加速器的设计中，采用了以8阶硬件重构的电路进行前后级联，以最少的资源进行运算，然后由8阶硬件重构电路的结果进行硬件重构电路和加法树可选配置电路选择，该方法下更够提供一种最为节省资源的前后级联方式和一种半级联半并行的少量资源消耗提高运算性能的方式。该两种方式的提出使得本发明的适用面更广，能够根据使用者的需求进行选择。
附图说明
[0040]
图1是本发明提供优选实施例可重构音频降噪加速器结构图；
[0041]
图2为；自定义指令扩展设计表；
[0042]
图3为；自定义指令状态转移图；
[0043]
图4为；pe运算单元电路结构图；
[0044]
图5为；crossbar开关电路结构图；
[0045]
图6为；加法树可选配置电路结构图。
具体实施方式
[0046]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
[0047]
本发明解决上述技术问题的技术方案是：
[0048]
本发明设计的一种基于risc-v指令集的可重构音频降噪加速器如附图1所示，其结构包括：risc-v处理器内核、音频降噪协处理器、nice接口控制；其中：
[0049]
所述可重构音频降噪加速器由risc-v处理器内核、音频降噪协处理器、nice接口控制；其中，risc-v处理器取指获取自定义指令，通过nice接口控制电路向协处理器电路发起请求并传递自定义指令、源操作数地址等。译码模块接收自定义指令，并根据指令的opcode/funct3/funct7等字段进行自定义指令的非法判断，译码得出具体指令信息与访存类指令的地址信息；接着，状态机电路对译码电路所得的指令信息进行指令状态的产生，根据指令类别的不同。将运算类指令状态和配置信息传递给存储sram、pe单元与加速器可选配置电路，并等待pe单元传递指令结束信号；将访存类指令和配置信息传递给数据处理部分进而通过nice接口控制电路发起对risc-v处理器中的数据访问，并等待nice接口控制电路传递指令结束信号；然后，在pe单元电路的运算过程中，根据配置信息的不同，分别进行卷积运算与乘累加运算。其中卷积运算通过配置w_sram使能，利用crossbar将源数据传递给乘法器与x_sram相乘，再次通过crossbar传递结果加法器与pe(n)相加，利用corssbar传递结果并根据配置信息传递给pe(n+1)。乘积累加运算通过配置e_sram使能，利用crossbar与将源数据传递给乘法器与x_sram相乘，再次通过crossbar传递结果加法器与w_sram相加，利用corssbar传递结果并根据配置信息传递给w_sram；最后，对于卷积运算时，根据配置信号选择使能加法树可选配置电路，将pe(n)组的结果通过加法树并行结构进行快速运算，对于单个pe之间则还是保留原有串行结构电路。对加法树可选配置电路的数据，将其保存在次级声源存储中等待访存类指令发起读请求，以此完成次级声源的产生与传递，完成降噪过程。
[0050]
本发明设计的协处理器指令一共有6条，如图2所示，opcode字段、funct3字段、funct7字段决定了自定义指令集的不同，在本发明中根据功能的不同可将其分成两种类型，运算指令和数据访存指令。其中运算指令用于使能相应的运算模块单元电路。数据访存指令则和通用处理器中的数据访存指令类似，不过其访问地址空间有所区别，其作用是加载卷积运算与乘积累加运算模块所需的数据信号，并将数据传递至协处理器的缓存中，或是将协处理器运算结果传递至外部地址。
[0051]
本发明中的自定义指令状态转移图如图3所示，初始状态为idle状态，当risc-v主处理器的请求握手时并通过译码模块传递相应的指令信号，则在下一个时钟周期保持相应的指令状态，直到收到该指令状态下的接收信号，并在下一时钟周期回到idle初始状态，等待下一条指令的发起请求。该过程中将对指令状态的下指令信息进行配置信息产生，并将配置信息传递给相应的模块以便进行后续操作。
[0052]
本发明中的pe单元电路结构如附图4所示，输入信号为音频降噪算法所需的参考信号x_sram，误差信号e_sram，权重系数w_sram，以及状态机模块产生的cfg信号，和上一个pe单元所产生的结果。输出信号为更新后的权重系数w_sram，和传递给下一个pe单元的结果。对于pe单元内部，根据cfg信号，选择不同的输入信号进行乘法和加法的运算组合，以实现单个乘法器、加法器实现不同的运算功能需求。其中运算过程中的数据缓存和配置后的结果传递则由crossbar开关电路进行控制。
[0053]
本发明中的crossbar开关电路结构如附图5所示，输入信号为源数据信号src，乘法器运算结果mul_out，加法器运算结果add_out，以及cfg配置信号。输出信号为运算结果res，加法器运算输入add_in，乘法器运算输入mul_in。根据cfg配置寄存器的信息，可以实现累乘、累加、乘累加，此外通过组合pe单元还能实现卷积等运算功能。该开关电路的设计能够利于后续对功能添加，实现更多的可重构电路结构。
[0054]
本发明中的加法树可选配置电路结构如附图6所示，该电路主要针对卷积运算的快速实现而提出。在本设计的初始想法中，通过多次串联pe单元，能够实现最少资源的卷积运算。但是当卷积运算的阶数过长时候，加法运算的链路会很长，导致性能大幅下降。因此提出加法树可选配置电路，通过既串联一部分pe运算单元，又并联一部分pe运算结果。如此可以提高一定的运算并行度，能够根据使用需要灵活的在性能、面积与功耗之间进行抉择。
[0055]
上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。
[0056]
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
[0057]
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

技术特征：
1.一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，包括：risc-v处理器内核、音频降噪协处理器及nice接口控制电路，其中，所述risc-v处理器内核通过nice接口控制电路与音频降噪协处理器相连接；所述risc-v处理器内核包括取指单元、执行单元、写回单元、访存单元、指令紧耦合存储器itcm、数据紧耦合存储器dtcm及系统总线；其中，取指单元通过对系统总线发起访存请求，进而向itcm获取指令信息，并通过系统总线进行返回；将取指单元所得到的指令信息通过执行单元进行译码，然后根据指令信息进行对应的操作，运算指令进行逻辑运算，分支跳转指令则生成下一条指令的访问数，协处理器指令则通过相应的协处理器进行处理；其中访存类指令则通过访存单元向系统总线发起读写请求，进而获取dtcm或外部存储器或外设接口的数据；对于需要写回通用寄存器组的数据则通过写回单元进行处理；所述音频降噪协处理器包括nice接口控制电路、译码单元、状态机、数据处理单元、存储sram、pe单元、加法树可选配置电路；其中，nice接口控制电路用于risc-v处理器的协处理器指令信息传递与协处理器数据访问；译码电路用于对自定义指令的分类和非法指令的判断；状态机电路用于对译码后的指令信息进行处理状态的生成与结束；数据处理单元用于数据的读写请求与数据移位；存储sram用于存储相应信号；pe单元用于音频降噪算法所需的加速运算；加法树可选配置电路用于次级声源数据的快速产生。2.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，所述nice接口控制电路通过与risc-v处理器连接，获取指令信息和处理器发起的协处理器请求信号，进行协处理器的相关运算操作，此外协处理器中需要进行数据获取的部分通过nice接口控制电路对risc-v处理器中的访存单元发起数据读写访问，进而访问dtcm、外部存储器与外设接口的数据。3.根据权利要求1或2所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，所述nice接口控制电路由指令请求通道、反馈通道、存储器请求通道、存储器反馈通道组成，指令请求通道传递指令信息，反馈通道传输指令运行结果，存储器请求通道发起访存类指令的数据读写请求，存储器反馈通道完成访存类指令的数据读写请求；译码电路由自定义指令译码表所组成的查找表资源与门电路组成，通过门电路进行指令组合得到译码后的指令信息；状态机电路则根据状态转移图进行设计，完成各个指令状态的切换；数据处理单元包含加载数据、存储数据和数据位移填充等部分，加载的数据通过移位填充进行后续的运算，计算结果通过数据存储操作进行结果的传递；pe单元则是由乘法器与加法器以及数据选择器进行选择组合，通过数据选择器进行乘法和加法器结果的选择，可以实现卷积和乘累加等组合运算；加法树可选配置电路由数据选择器、加法器与寄存器组成，通过数据选择器选择不同的数据结果进行加法树运算，并将结果保存至寄存器。4.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，所述译码电路将nice接口控制电路传递过来的自定义指令、源操作数寄存器地址信号进行译码操作，通过对比其具体格式判断指令是否非法，最后得到相应的指令信息；此外，对于访存类指令，译码电路将根据指令信息的组合得出访存的地址信息。5.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，所述状态机电路对译码电路所得的指令信息，进行相应指令状态的产生，并维持指令状态，直到接收到各指令状态的结束信号，便回到初始状态；其中指令状态的产生信号，即指
令信息均来自译码电路。指令状态的结束信号，根据指令的分类不同，来自不同的电路；其中访存类指令的结束信号，来自nice接口控制部分，运算类指令的结束信号，来自pe单元。6.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，所述pe单元通过状态机电路产生的指令状态和配置信号，进行卷积运算与乘累加运算，其中，运算电路通过mux选择器进行硬件重构，使得运算电路可以使用同一电路资源进行不同的运算操作。7.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，在pe单元的硬件实现中，提出一种crossbar的开关电路设计。所述crossbar开关电路通过fifo进行数据缓存，根据状态机传递的配置信息，进行相应配置寄存器的选择，通过mux选择器得到所需数据信息；crossbar开关电路由数据选择器、fifo与配置寄存器表所组成，通过fifo缓存各个通道数据，配置寄存器通过数据选择器获取相应fifo数据进行传输。8.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，在pe单元的硬件实现中，采用如下公式进行降噪处理：y(n)＝y(n)+w(n)(k-2)x(n)e(n)＝d(n)-y
s
(n)d(n)＝p(n)*x(n)y
s
(n)＝s(n)*y(n)(n)＝s(n)*y(n)其中y(n)：次级声源，w(n)(k)：权值系数，x(n)：声源信号，e(n)：误差信号，d(n)：残余噪声，y
s
(n)：通过次级路径的次级声源，p(n)：声源信号到误差麦克风的参考信号，s(n)：次级声源到误差麦克风次级路径产生的信号，声源信号的估计值，其中对步长因子的约束具体为：其中μ：fxlms算法的步长；λ
max
：自相关矩阵的特征值的最大值。9.根据权利要求1所述的一种基于risc-v指令集的可重构音频降噪加速器，其特征在于，所述加法树可选配置电路通过状态机传递的配置信号，选择pe单元输出的阶段性运算结果，进行加法树结构的并行运算操作；该可选电路下消耗一定的加法树资源并增大处理器面积，但能够极大程度上提高电路的并行运算程度，是一种资源、性能与面积相平衡的可选配置方案。10.一种基于权利要求1-9任一项所述音频降噪加速器的音频降噪加速方法，其特征在于，包括以下步骤：首先，risc-v处理器取指获取自定义指令，通过nice接口控制电路向协处理器电路发起请求并传递自定义指令、源操作数地址等。译码模块接收自定义指令，并根据指令的opcode/funct3/funct7字段进行自定义指令的非法判断，译码得出具体指令信息与访存类指令的地址信息；接着，状态机电路对译码电路所得的指令信息进行指令状态的产生，根据指令类别的
不同；将运算类指令状态和配置信息传递给存储sram、pe单元与加速器可选配置电路，并等待pe单元传递指令结束信号；将访存类指令和配置信息传递给数据处理单元进而通过nice接口控制电路发起对risc-v处理器中的数据访问，并等待nice接口控制电路传递指令结束信号；然后，在pe单元电路的运算过程中，根据配置信息的不同，分别进行卷积运算与乘累加运算。其中卷积运算通过配置w_sram使能，利用crossbar将源数据传递给乘法器与x_sram相乘，再次通过crossbar传递结果加法器与pe(n)相加，利用corssbar传递结果并根据配置信息传递给pe(n+1)；乘积累加运算通过配置e_sram使能，利用crossbar与将源数据传递给乘法器与x_sram相乘，再次通过crossbar传递结果加法器与w_sram相加，利用corssbar传递结果并根据配置信息传递给w_sram；最后，对于卷积运算时，根据配置信号选择使能加法树可选配置电路，将pe(n)组的结果通过加法树并行结构进行快速运算，对于单个pe之间则还是保留原有串行结构电路；对加法树可选配置电路的数据，将其保存在次级声源存储中等待访存类指令发起读请求，以此完成次级声源的产生与传递，完成降噪过程。

技术总结
本发明请求保护一种基于RISC-V指令集的可重构音频降噪加速器及方法，属于集成电路技术领域，主要包括：RISC-V处理器内核、音频降噪协处理器、NICE接口控制。其中RISC-V处理器内核通过NICE接口控制与音频降噪协处理器相连接，RISC-V处理器内核、音频降噪协处理器与NICE接口电路控制组成基于RISC-V指令集的可重构音频降噪加速器。创新点在于RISC-V指令集的音频降噪加速器采用指令紧耦合连接设计，减少数据搬运所需时间，提升性能并降低功耗；同时加速器电路采用硬件重构思想，用少量的资源实现不同的运算功能，一定程度上减少了资源消耗并缩减加速器所占面积；最后提出一种加法树可选配置电路以平衡面积、资源与性能。资源与性能。资源与性能。


技术研发人员：袁军 赵强 袁财政 孟祥胜 周秋月 刘小龙 魏建聪
受保护的技术使用者：重庆邮电大学
技术研发日：2023.05.08
技术公布日：2023/8/28