一种LED外延结构的制作方法

一种led外延结构
技术领域
1.本发明涉及发光二极管领域，尤其涉及一种led外延结构。


背景技术：

2.发光二极管(英文：light emitting diode，简称：led)是一种能发光的半导体电子元件。led具有效率高、寿命长、体积小、功耗低等优点，可以应用于室内外白光照明、屏幕显示、背光源等领域。
3.iii-v族氮化物由于其优异的物理和化学特性(禁带宽度大、击穿电场高、电子饱和迁移率高等)，在电学、光学领域受到广泛的关注与应用。然而现实应用中由于材料、结构以及工艺的限制，如蓝宝石衬底和gan材料间存在大的晶格失配和热膨胀系数失配，因此商用基于蓝宝石衬底的蓝光led，存在着一些固有的缺陷，如散热问题、漏电问题以及在大电流下效率衰退效应。尽管在衬底和发光外延之间插入了缓冲层，但仍然存在外延生长时晶体质量较低以及器件的esd抗静电性能变差的问题。
4.有鉴于此，本发明人专门设计了一种led外延结构，本案由此产生。


技术实现要素：

5.本发明的目的在于提供一种led外延结构，以解决外延生长时晶体质量差以及esd抗静电性能变差的问题。
6.为了实现上述目的，本发明采用的技术方案如下：
7.一种led外延结构，包括：
8.衬底及依次层叠于所述衬底表面的n型半导体层、有源层以及p型半导体层；其中，所述n型半导体层至少包括三个n型半导体子层，且至少两个所述n型半导体子层的n型n型掺杂浓度不一致。
9.优选地，在所述n型半导体层中，靠近所述衬底一侧的n型半导体子层为n型半导体底层，靠近所述有源层一侧的n型半导体子层为n型半导体顶层，其余的n型半导体子层为n型半导体中间层；则，至少一n型半导体中间层的n型掺杂浓度低于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。
10.优选地，所述n型半导体层至少具有四个n型半导体子层，且一n型半导体中间层的n型掺杂浓度高于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。
11.优选地，至少在一相邻两个n型半导体子层的交界处设有电流阻挡界面层。
12.优选地，至少在一相邻两个n型半导体中间层的交界处设有电流阻挡界面层。
13.优选地，所述电流阻挡界面层设置于靠近所述n型半导体顶层一侧的相邻两个n型半导体中间层的交界处。
14.优选地，在所述n型半导体层与所述有源层之间还设有应力释放层。
15.优选地，在所述应力释放层与所述有源层之间还设有电子补充层。
16.优选地，在所述有源层与所述p型半导体层之间设有非掺杂型复合层，所述非掺杂
型复合层用于限制电子泄露至所述p型半导体层。
17.优选地，所述led外延结构包括氮化镓系led外延结构，所述n型半导体层为n型gan层，所述p型半导体层为p型gan层，所述电流阻挡界面层包括algan电流阻挡界面层。
18.进一步地，所述应力释放层至少包括alingan层。
19.进一步地，所述电子补充层包括n型gan层。
20.进一步地，所述非掺杂型复合层包括algan材料层。
21.进一步地，在所述n型半导体层具有6个n型gan层，靠近所述衬底一侧的n型gan层为n型gan底层，靠近所述有源层一侧的n型gan层为n型gan顶层，其余的n型gan层沿第一方向分别为第一n型gan中间层、第二n型gan中间层、第三n型gan中间层以及第四n型gan中间层；其中，第一方向垂直于所述衬底，并由所述衬底指向所述有源层。
22.进一步地，所述第一n型gan中间层的n型掺杂浓度低于所述n型gan底层和/或n型gan顶层的n型掺杂浓度。
23.进一步地，所述第三n型gan中间层的n型掺杂浓度高于所述n型gan底层和/或n型gan顶层的n型掺杂浓度。
24.进一步地，所述algan电流阻挡界面层设置于所述第三n型gan中间层与所述第四n型gan中间层的交界处。
25.经由上述的技术方案可知，本发明提供的led外延结构，包括衬底及依次层叠于所述衬底表面的n型半导体层、有源层以及p型半导体层；其中，所述n型半导体层至少包括三个n型半导体子层，且至少两个所述n型半导体子层的n型n型掺杂浓度不一致。进一步地，在所述n型半导体层中，靠近所述衬底一侧的n型半导体子层为n型半导体底层，靠近所述有源层一侧的n型半导体子层为n型半导体顶层，其余的n型半导体子层为n型半导体中间层；则，至少一n型半导体中间层的n型掺杂浓度低于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。使得所述n型半导体层的n型n型掺杂浓度呈高低高的阶梯式分布结构，该结构能够对高压静电起到缓冲的作用，降低了高压静电的破坏力，提升esd性能，同时避免因有源层的n型掺杂降低而影响esd性能。
26.其次，至少在一相邻两个n型半导体子层的交界处设有电流阻挡界面层。进一步地，所述电流阻挡界面层设置于靠近所述n型半导体顶层一侧的相邻两个n型半导体中间层的交界处，可减小因高压静电所带来的强电流的传输距离，进而有效地提高n型半导体层的电流阻挡效果以及减少材料的位错穿透，有效提高led发光效率。
27.然后，在所述n型半导体层与所述有源层之间还设有应力释放层，可进一步地减小漏电，从而提高led器件的可靠性。
28.最后，通过设置：在所述应力释放层与所述有源层之间还设有电子补充层；进一步地，在所述有源层与所述p型半导体层之间设有非掺杂型复合层。从而，既提高有源层的载流子浓度，又有效限制电子泄露至所述p型半导体层，从而减少非辐射复合，可有效降低工作电压及提高发光效率。
附图说明
29.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
30.图1为本发明实施例1、2所提供的led外延结构的结构示意图；
31.图2为本发明实施例1所提供的n型半导体层的结构示意图；
32.图3为本发明实施例2所提供的n型半导体层的结构示意图；
33.图中符号说明：
34.1、衬底；
35.2、缓冲层；
36.3、u-gan层；
37.4、n型半导体层，4.1
……
4.n：n型半导体子层，
38.4.1’、n型半导体底层，4.2’、第一n型gan中间层，4.3’、第二n型gan中间层，4.4’、第三n型gan中间层，4.5’、第四n型gan中间层，4.6’、n型半导体顶层；
39.5、应力释放层；
40.6、电子补充层；
41.7、有源层；
42.8、非掺杂型复合层；
43.9、电子阻挡层；
44.10、p型半导体层；
45.11、algan电流阻挡界面层。
具体实施方式
46.为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
47.实施例1
48.如图1、图2所示，一种led外延结构，包括：
49.衬底1及依次层叠于所述衬底1表面的n型半导体层4、有源层7以及p型半导体层10；其中，所述n型半导体层至少包括三个n型半导体子层(4.1
……
4.n)，且至少两个所述n型半导体子层的n型n型掺杂浓度不一致。
50.进一步的，在所述n型半导体层4中，靠近所述衬底1一侧的n型半导体子层4.1为n型半导体底层，靠近所述有源层7一侧的n型半导体子层4.n为n型半导体顶层，其余的n型半导体子层为n型半导体中间层；则，至少一n型半导体中间层的n型掺杂浓度低于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。
51.需要说明的是，在本技术的一个实施例中，所述有源层采用量子阱和量子垒交替生长的周期模式，且所述量子垒具有n型掺杂，本技术对此不作限定。
52.进一步的，所述n型半导体层4至少具有四个n型半导体子层，且一n型半导体中间层的n型掺杂浓度高于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。
53.进一步的，至少在一相邻两个n型半导体子层的交界处设有电流阻挡界面层(图中未示意)。
54.进一步的，所述电流阻挡界面层(图中未示意)设置于相邻两个n型半导体中间层的交界处。优选地，所述电流阻挡界(图中未示意)面层设置于靠近所述n型半导体顶层一侧的相邻两个n型半导体中间层的交界处。
55.进一步的，在所述n型半导体层4与所述有源层7之间还设有应力释放层5。
56.进一步的，在所述应力释放层5与所述有源层7之间还设有电子补充层6。
57.进一步的，在所述有源层7与所述p型半导体层10之间设有非掺杂型复合层8，所述非掺杂型复合层8用于限制电子泄露至所述p型半导体层10。
58.经由上述的技术方案可知，本发明提供的led外延结构，包括衬底1及依次层叠于所述衬底1表面的n型半导体层4、有源层7以及p型半导体层10；其中，所述n型半导体层至少包括三个n型半导体子层，且至少两个所述n型半导体子层的n型n型掺杂浓度不一致。进一步地，在所述n型半导体层4中，靠近所述衬底1一侧的n型半导体子层4.1为n型半导体底层，靠近所述有源层7一侧的n型半导体子层4.n为n型半导体顶层，其余的n型半导体子层为n型半导体中间层；则，至少一n型半导体中间层的n型掺杂浓度低于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。使得所述n型半导体层4的n型n型掺杂浓度呈高低高的阶梯式分布结构，该结构能够对高压静电起到缓冲的作用，降低了高压静电的破坏力，提升esd性能，同时避免因有源层7的n型掺杂降低而影响esd性能。
59.其次，至少在一相邻两个n型半导体子层的交界处设有电流阻挡界面层。进一步地，所述电流阻挡界面层设置于靠近所述n型半导体顶层一侧的相邻两个n型半导体中间层的交界处，可减小因高压静电所带来的强电流的传输距离，进而有效地提高n型半导体层的电流阻挡效果以及减少材料的位错穿透，有效提高led发光效率。
60.然后，在所述n型半导体层4与所述有源层7之间还设有应力释放层5，可进一步地减小漏电，从而提高led器件的可靠性。
61.最后，通过设置：在所述应力释放层5与所述有源层7之间还设有电子补充层6；进一步地，在所述有源层7与所述p型半导体层10之间设有非掺杂型复合层8。从而，既提高有源层7的载流子浓度，又有效限制电子泄露至所述p型半导体层10，从而减少非辐射复合，可有效降低工作电压及提高发光效率。
62.实施例2
63.如图1、图2所示，在本技术的实施例中，将实施例1所述的技术方案应用实施于氮化镓系，led外延结构包括：
64.衬底1及依次层叠于所述衬底1表面的n型半导体层4、有源层7以及p型半导体层10；其中，所述n型半导体层至少包括三个n型半导体子层(4.1
……
4.n)，且至少两个所述n型半导体子层的n型n型掺杂浓度不一致。
65.需要说明的是，所述衬底1包括蓝宝石、碳化硅、硅、氮化镓、氮化铝中的任意一种。所述n型半导体层4为n型gan层，所述p型半导体层10为p型gan层，且p型掺杂剂可以是但不限于mg掺杂，n型掺杂剂可以是但不限于si。
66.需要说明的是，在所述衬底1与所述n型半导体层4之间还可以设置有缓冲层2和u-gan层2，用于改善因所述衬底1与半导体材料不匹配所产生的位错，进而提高晶体质量。
67.需要说明的是，在本技术的一个实施例中，所述有源层采用量子阱和量子垒交替生长的周期模式，生长周期数为6-12个；且所述量子阱材料采用alzga
1-z
inn，量子垒材料采
用alzga
1-z
n；且所述量子垒采用n型掺杂，其n型掺杂浓度介于1*10
17
cm-3
～1*10
18
cm-3
的范围，本技术对此不作限定。
68.在上述实施例的基础上，在本技术一个实施例中，在所述n型半导体层4中，靠近所述衬底1一侧的n型半导体子层4.1为n型gan底层，靠近所述有源层7一侧的n型半导体子层4.n为n型gan顶层，其余的n型半导体子层为n型gan中间层；则，至少一n型gan中间层的n型掺杂浓度低于所述n型gan底层和/或n型gan顶层的n型掺杂浓度。在上述实施例的基础上，在本技术一个实施例中，至少在一相邻两个n型gan子层的交界处设有电流阻挡界面层。优选地，所述电流阻挡界面层包括algan电流阻挡界面层，其中，al组分的占比为3％-15％。
69.如图3所示：在上述实施例的基础上，在本技术一个实施例中，在所述n型半导体层4具有6个n型gan层；其中，靠近所述衬底1一侧的n型gan层为n型gan底层4.1’，靠近所述有源层7一侧的n型gan层为n型gan顶层4.6’，其余的n型gan层沿第一方向分别为第一n型gan中间层4.2’、第二n型gan中间层4.3’、第三n型gan中间层4.4’以及第四n型gan中间层4.5’；其中，第一方向垂直于所述衬底1，并有所述衬底1指向所述有源层7。
70.则，所述第一n型gan中间层4.2’的n型掺杂浓度低于所述n型gan底层4.1’和/或n型gan顶层4.6’的n型掺杂浓度。
71.所述第三n型gan中间层4.4’的n型掺杂浓度高于所述n型gan底层4.1’和/或n型gan顶层4.6’的n型掺杂浓度。
72.具体地，所述n型gan底层4.1’的n型掺杂浓度大于1*10
18
cm-3
；所述第一n型gan中间层4.2’的n型掺杂浓度为1*10
17
cm-3
～9*10
17
cm-3
，包括端点值；所述第二n型gan中间层4.3’的n型掺杂浓度大于1*10
18
cm-3
；所述第三n型gan中间层4.4’的n型掺杂浓度大于1*10
19
cm-3
；所述第四n型gan中间层4.5’的n型掺杂浓度为1*10
17
cm-3
～8*10
17
cm-3
；所述n型gan顶层4.6’的n型掺杂浓度大于1*10
18
cm-3
。
73.所述电流阻挡界面层为algan电流阻挡界面层，且所述algan电流阻挡界面层11设置于所述第三n型gan中间层4.4’与所述第四n型gan中间层4.5’的交界处。
74.在上述实施例的基础上，在本技术一个实施例中，在所述n型半导体层4与所述有源层7之间还设有应力释放层5。在上述实施例的基础上，在本技术一个实施例中，所述应力释放层5至少包括alingan层。
75.具体地，所述应力释放层5可包括采用al组分渐变的al
x
ga
1-x
inn层，其中，0≤x≤0.4；或，所述应力释放层5采用周期性的复合结构，如alyga
1-y
inn/alyga
1-y
n，其中，0≤y≤0.4；本技术对此不做限定。
76.在上述实施例的基础上，在本技术一个实施例中，在所述应力释放层5与所述有源层7之间还设有电子补充层6。在上述实施例的基础上，在本技术一个实施例中，所述电子补充层6包括n型gan层；优选地，其n型n型掺杂浓度大于1*10
18
cm-3
；本技术对此不做限定。
77.在上述实施例的基础上，在本技术一个实施例中，在所述有源层7与所述p型半导体层10之间设有非掺杂型复合层8，所述非掺杂型复合层8用于限制电子泄露至所述p型半导体层10。在上述实施例的基础上，在本技术一个实施例中，所述非掺杂型复合层8包括algan材料层。优选地，所述非掺杂型复合层8通过采用al组分不同的两个algan材料层组成复合结构，如aljga
1-j
n/alkga
1-k
n复合结构，其中，0≤j≤0.2，0.7≤k≤1，其复合结构的总厚度不超过30nm，且aljga
1-j
n的厚度大于alkga
1-k
n的厚度；本技术对此不做限定。
78.在上述实施例的基础上，在本技术一个实施例中，在所述非掺杂型复合层8与所述p型半导体层10之间还设有电子阻挡层9。进一步地，所述包括algan层或algainn层；本技术对此不做限定。
79.经由上述的技术方案可知，本发明提供的led外延结构，包括衬底1及依次层叠于所述衬底1表面的n型半导体层4、有源层7以及p型半导体层10；其中，所述n型半导体层4包括n型掺杂浓度不完全一致的6个n型gan层。其中，靠近所述衬底1一侧的n型gan层为n型gan底层4.1’，靠近所述有源层7一侧的n型gan层为n型gan顶层4.6’，其余的n型gan层沿第一方向分别为第一n型gan中间层4.2’、第二n型gan中间层4.3’、第三n型gan中间层4.4’以及第四n型gan中间层4.5’；其中，第一方向垂直于所述衬底1，并有所述衬底1指向所述有源层7。且，所述第一n型gan中间层4.2’的n型掺杂浓度低于所述n型gan底层4.1’和/或n型gan顶层4.6’的n型掺杂浓度，使得所述n型半导体层4的n型n型掺杂浓度呈高-低的阶梯式分布结构；基于此，该结构能够对高压静电起到缓冲的作用，降低了高压静电的破坏力，提升esd性能，同时避免因有源层7的n型掺杂降低而影响esd性能。
80.接着，通过设置所述第三n型gan中间层4.4’的n型掺杂浓度高于所述n型gan底层4.1’和/或n型gan顶层4.6’的n型掺杂浓度，使n型gan中间层具有峰值n型掺杂浓度，进一步地了巩固了n型gan中间层的中间力量，从而更好地防御高压静电的破坏力，提升esd性能。
81.其次，通过在所述第三n型gan中间层4.4’与所述第四n型gan中间层4.5’的交界处设有电流阻挡界面层11。可最大程度地减小因高压静电所带来的强电流的传输距离，进而有效地提高n型半导体层的电流阻挡效果以及减少材料的位错穿透，有效提高led发光效率。
82.然后，在所述n型半导体层4与所述有源层7之间还设有应力释放层5，可进一步地减小漏电，从而提高led器件的可靠性。
83.最后，通过设置：在所述应力释放层5与所述有源层7之间还设有电子补充层6；进一步地，在所述有源层7与所述p型半导体层10之间设有非掺杂型复合层8。从而，既提高有源层7的载流子浓度，又有效限制电子泄露至所述p型半导体层10，从而减少非辐射复合，可有效降低工作电压及提高发光效率。
84.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
85.还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
86.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一
致的最宽的范围。

技术特征：
1.一种led外延结构，其特征在于，包括：衬底及依次层叠于所述衬底表面的n型半导体层、有源层以及p型半导体层；其中，所述n型半导体层至少包括三个n型半导体子层，且至少两个所述n型半导体子层的n型n型掺杂浓度不一致。2.根据权利要求1所述的led外延结构，其特征在于，在所述n型半导体层中，靠近所述衬底一侧的n型半导体子层为n型半导体底层，靠近所述有源层一侧的n型半导体子层为n型半导体顶层，其余的n型半导体子层为n型半导体中间层；则，至少一n型半导体中间层的n型掺杂浓度低于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。3.根据权利要求2所述的led外延结构，其特征在于，所述n型半导体层至少具有四个n型半导体子层，且一n型半导体中间层的n型掺杂浓度高于所述n型半导体底层和/或n型半导体顶层的n型掺杂浓度。4.根据权利要求1所述的led外延结构，其特征在于，至少在一相邻两个n型半导体子层的交界处设有电流阻挡界面层。5.根据权利要求2所述的led外延结构，其特征在于，至少在一相邻两个n型半导体中间层的交界处设有电流阻挡界面层。6.根据权利要求5所述的led外延结构，其特征在于，所述电流阻挡界面层设置于靠近所述n型半导体顶层一侧的相邻两个n型半导体中间层的交界处。7.根据权利要求1所述的led外延结构，其特征在于，在所述n型半导体层与所述有源层之间还设有应力释放层。8.根据权利要求7所述的led外延结构，其特征在于，在所述应力释放层与所述有源层之间还设有电子补充层。9.根据权利要求8所述的led外延结构，其特征在于，在所述有源层与所述p型半导体层之间设有非掺杂型复合层，所述非掺杂型复合层用于限制电子泄露至所述p型半导体层。10.根据权利要求1至9任一项所述的led外延结构，其特征在于，所述led外延结构包括氮化镓系led外延结构，所述n型半导体层为n型gan层，所述p型半导体层为p型gan层，所述电流阻挡界面层包括algan电流阻挡界面层。11.根据权利要求10所述的led外延结构，其特征在于，所述应力释放层至少包括alingan层。12.根据权利要求10所述的led外延结构，其特征在于，所述电子补充层包括n型gan层。13.根据权利要求10所述的led外延结构，其特征在于，所述非掺杂型复合层包括algan材料层。14.根据权利要求10所述的led外延结构，其特征在于，在所述n型半导体层具有6个n型gan层，靠近所述衬底一侧的n型gan层为n型gan底层，靠近所述有源层一侧的n型gan层为n型gan顶层，其余的n型gan层沿第一方向分别为第一n型gan中间层、第二n型gan中间层、第三n型gan中间层以及第四n型gan中间层；其中，第一方向垂直于所述衬底，并由所述衬底指向所述有源层。15.根据权利要求14所述的led外延结构，其特征在于，所述第一n型gan中间层的n型掺杂浓度低于所述n型gan底层和/或n型gan顶层的n型掺杂浓度。16.根据权利要求15所述的led外延结构，其特征在于，所述第三n型gan中间层的n型掺
杂浓度高于所述n型gan底层和/或n型gan顶层的n型掺杂浓度。17.根据权利要求16所述的led外延结构，其特征在于，所述algan电流阻挡界面层设置于所述第三n型gan中间层与所述第四n型gan中间层的交界处。

技术总结
本发明提供了一种LED外延结构，所述N型半导体层至少包括三个N型半导体子层，且至少两个所述N型半导体子层的N型N型掺杂浓度不一致。进一步地，在所述N型半导体层中，靠近所述衬底一侧的N型半导体子层为N型半导体底层，靠近所述有源层一侧的N型半导体子层为N型半导体顶层，其余的N型半导体子层为N型半导体中间层；则，至少一N型半导体中间层的N型掺杂浓度低于所述N型半导体底层和/或N型半导体顶层的N型掺杂浓度。使得所述N型半导体层的N型N型掺杂浓度呈高低高的阶梯式分布结构，该结构能够对高压静电起到缓冲的作用，降低了高压静电的破坏力，提升ESD性能，同时避免因有源层的N型掺杂降低而影响ESD性能。掺杂降低而影响ESD性能。掺杂降低而影响ESD性能。


技术研发人员：林志伟 陈凯轩 蔡建九 何剑 李敏华
受保护的技术使用者：厦门乾照光电股份有限公司
技术研发日：2023.05.15
技术公布日：2023/8/24