IGBT驱动电路及驱动系统的制作方法

igbt驱动电路及驱动系统
技术领域
1.本实用新型涉及igbt技术领域，尤其涉及一种igbt驱动电路及驱动系统。


背景技术：

2.现有技术中igbt（insulated gate bipolartransistor，绝缘栅双极型晶体管）驱动电路一般是采用三极管和单一的门极驱动电阻串联作为绝缘栅双极型晶体管的控制端的驱动电路，在控制绝缘栅双极型晶体管的导通和关断时，不能兼顾绝缘栅双极型晶体管的开关损耗，容易导致绝缘栅双极型晶体管的开关损耗过大，进而造成绝缘栅双极型晶体管损坏。
3.综上，现有技术中绝缘栅双极型晶体管的控制端的驱动电路容易给绝缘栅双极型晶体管的运行带来安全隐患，致使绝缘栅双极型晶体管的使用可靠性降低的问题。


技术实现要素：

4.本实用新型的主要目地在于提供一种igbt驱动电路及驱动系统，旨在解决现有的绝缘栅双极型晶体管的控制端的驱动电路容易给绝缘栅双极型晶体管的运行带来安全隐患，致使绝缘栅双极型晶体管的使用可靠性降低的技术问题。
5.为实现上述目地，本实用新型提供一种igbt驱动电路，所述igbt驱动电路包括：输入模块、内部处理模块、输出模块和绝缘栅双极型晶体管；
6.所述输入模块的输入端接入脉冲宽度调制信号，所述输入模块的输出端与所述内部处理模块的输入端相接，所述内部处理模块的输出端与所述输出模块的输入端相接，所述输出模块的输出端与所述绝缘栅双极型晶体管的控制端相接。
7.可选地，所述内部处理模块包括：第一处理单元和第二处理单元；
8.所述第一处理单元的输入端与所述输入模块的第一输出端相接，所述第一处理单元的输出端与所述输出模块的输入端相接；
9.所述第二处理单元的输入端与所述输入模块的第二输出端相接，所述第二处理单元的输出端与所述输出模块的输入端相接。
10.可选地，所述第一处理单元包括：第一nmos管、第一pmos管、第一电阻、第二电阻、第一非门和第一与非门；
11.所述第一nmos管的控制端与所述第一pmos管的控制端相连并与所述输入模块的第一输出端相接，所述第一nmos管的输入端接入供电电压，所述第一nmos管的输出端接地，所述第一pmos管的输入端接入所述供电电压，所述第一pmos管的输出端接地；
12.所述第一电阻接在所述供电电压和所述第一nmos管的输入端之间，所述第二电阻接在所述第一pmos管的输出端上；
13.所述第一非门的输入端接在所述第一pmos管的输出端和所述第二电阻之间，所述第一非门的输出端接入所述第一与非门的第二输入端；
14.所述第一与非门的第一输入端接在所述第一pmos管的输入端和所述第一电阻之
间。
15.可选地，所述第二处理单元包括：第二nmos管、第二pmos管、第三电阻、第四电阻、第二非门和第二与非门；
16.所述第二nmos管的控制端与所述第二pmos管的控制端相连并与所述输入模块的第二输出端相接，所述第二nmos管的输入端接入供电电压，所述第二nmos管的输出端接地，所述第二pmos管的输入端接入所述供电电压，所述第二pmos管的输出端接地；
17.所述第三电阻接在所述供电电压和所述第二nmos管的输入端之间，所述第四电阻接在所述第二pmos管的输出端上；
18.所述第二非门的输入端接在所述第二pmos管的输出端和所述第四电阻之间，所述第二非门的输出端接入所述第二与非门的第二输入端；
19.所述第二与非门的第一输入端接在所述第二pmos管的输入端和所述第三电阻之间。
20.可选地，所述内部处理模块还包括：第三pmos管、第四pmos管和第五电阻；
21.所述第三pmos管的控制端与所述第一与非门的输出端相接，所述第四pmos管的控制端与所述第二与非门的输出端相接，所述第三pmos管的输入端和所述第四pmos管的输入端分别接入所述供电电压，所述第三pmos管的输出端与所述第四pmos管的输出端相接后与所述第五电阻的第一端相接，所述第五电阻的第二段接地。
22.可选地，所述内部处理模块还包括：第三非门和第三与非门；
23.所述第三非门的输入端接入所述第三pmos管的输出端和所述第四pmos管的输出端；
24.所述第三与非门的第一输入端接在所述输入模块的所述第一输出端上，所述第三与非门的第二输入端接在所述输入模块的所述第二输出端上。
25.可选地，所述输出模块包括：第四与非门和第一或非门；
26.所述第四与非门的第一输入端与所述第三非门的输出端相接，所述第四与非门的第二输入端与所述第三与非门的输出端相接；
27.所述第一或非门的第一输入端与所述第三与非门的输出端相接，所述第一或非门的第二输入端接入所述第三pmos管的输出端和所述第四pmos管的输出端。
28.可选地，所述输出模块还包括：第五pmos管、第三nmos管和第六电阻；
29.所述第五pmos管的控制端与所述第四与非门的输出端相接，所述第五pmos管的输入端接入所述供电电压；
30.所述第三nmos管的控制端与所述第一或非门的输出端相接，所述第三nmos管的输出端接地；
31.所述第五pmos管的输出端与所述第三nmos管的输入端相接，所述第六电阻接在所述第五pmos管的输出端和所述第三nmos管的输入端之间。
32.可选地，所述绝缘栅双极型晶体管的控制端接在所述第五pmos管的输出端和所述第三nmos管的输入端的连接点上。
33.此外，为实现上述目地，本实用新型还提供一种驱动系统，所述驱动系统包括如上所述的igbt驱动电路，所述igbt驱动电路包括：输入模块、内部处理模块、输出模块和绝缘栅双极型晶体管；
34.所述输入模块的输入端接入脉冲宽度调制信号，所述输入模块的输出端与所述内部处理模块的输入端相接，所述内部处理模块的输出端与所述输出模块的输入端相接，所述输出模块的输出端与所述绝缘栅双极型晶体管的控制端相接。
35.本实用新型提出一种igbt驱动电路及驱动系统，包括：输入模块、内部处理模块、输出模块和绝缘栅双极型晶体管，输入模块的输入端接入脉冲宽度调制信号，输入模块的输出端与内部处理模块的输入端相接，内部处理模块的输出端与输出模块的输入端相接，输出模块的输出端与绝缘栅双极型晶体管的控制端相接。通过输入模块接入脉冲宽度调制信号，实现绝缘栅双极型晶体管导通或关断时间的改变，通过内部处理模块和输出模块的元器件结构，对接入的供电电压进行缓冲，以此减小绝缘栅双极型晶体管的开关损耗，避免了现有的采用三极管和单一的门极驱动电阻串联组成的驱动电路存在的不能兼顾绝缘栅双极型晶体管的开关损耗，容易导致绝缘栅双极型晶体管的开关损耗过大，进而造成绝缘栅双极型晶体管损坏的问题。
附图说明
36.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
37.图1是本实用新型igbt驱动电路的模块示意图；
38.图2为本实用新型igbt驱动电路的结构示意图。
39.附图标号说明：
40.标号名称标号名称10输入模块nq1-nq3nmos管20内部处理模块pq1-pq5pmos管30输出模块r1-r6电阻40绝缘栅双极型晶体管f1-f3非门50第一处理单元yf1-yf4与非门60第二处理单元hf1或非门
41.本实用新型目地的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
42.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
43.需要说明，若本实用新型实施例中有涉及方向性指示（诸如上、下、左、右、前、后
……
），则该方向性指示仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
44.另外，若本实用新型实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第
二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。
45.本实用新型提出一种igbt驱动电路。
46.在本实用新型一实施例中，如图1所示，所述igbt驱动电路包括：输入模块10、内部处理模块20、输出模块30和绝缘栅双极型晶体管；
47.所述输入模块10的输入端接入脉冲宽度调制信号，所述输入模块10的输出端与所述内部处理模块20的输入端相接，所述内部处理模块20的输出端与所述输出模块30的输入端相接，所述输出模块30的输出端与所述绝缘栅双极型晶体管的控制端相接。
48.具体的，如图2所示，所述内部处理模块20包括：第一处理单元50和第二处理单元60；
49.所述第一处理单元50的输入端与所述输入模块10的第一输出端相接，所述第一处理单元50的输出端与所述输出模块30的输入端相接；
50.所述第二处理单元60的输入端与所述输入模块10的第二输出端相接，所述第二处理单元60的输出端与所述输出模块30的输入端相接。
51.进一步地，所述第一处理单元50包括：第一nmos（n-metal-oxide-semiconductor，n型金属-氧化物-半导体）管nq1、第一pmos（p-metal-oxide-semiconductor，p型金属-氧化物-半导体）管pq1、第一电阻r1、第二电阻r2、第一非门f1和第一与非门yf1；
52.所述第一nmos管nq1的控制端与所述第一pmos管pq1的控制端相连并与所述输入模块10的第一输出端相接，所述第一nmos管nq1的输入端接入供电电压（即图2中的vcc），所述第一nmos管nq1的输出端接地，所述第一pmos管pq1的输入端接入所述供电电压，所述第一pmos管pq1的输出端接地；
53.所述第一电阻r1接在所述供电电压和所述第一nmos管nq1的输入端之间，所述第二电阻r2接在所述第一pmos管pq1的输出端上；
54.所述第一非门f1的输入端接在所述第一pmos管pq1的输出端和所述第二电阻r2之间，所述第一非门f1的输出端接入所述第一与非门yf1的第二输入端；
55.所述第一与非门yf1的第一输入端接在所述第一pmos管pq1的输入端和所述第一电阻r1之间。
56.进一步地，所述第二处理单元60包括：第二nmos管nq2、第二pmos管pq2、第三电阻r3、第四电阻r4、第二非门f2和第二与非门yf2；
57.所述第二nmos管nq2的控制端与所述第二pmos管pq2的控制端相连并与所述输入模块10的第二输出端相接，所述第二nmos管nq2的输入端接入供电电压，所述第二nmos管nq2的输出端接地，所述第二pmos管pq2的输入端接入所述供电电压，所述第二pmos管pq2的输出端接地；
58.所述第三电阻r3接在所述供电电压和所述第二nmos管nq2的输入端之间，所述第四电阻r4接在所述第二pmos管pq2的输出端上；
59.所述第二非门f2的输入端接在所述第二pmos管pq2的输出端和所述第四电阻r4之
间，所述第二非门f2的输出端接入所述第二与非门yf2的第二输入端；
60.所述第二与非门yf2的第一输入端接在所述第二pmos管pq2的输入端和所述第三电阻r3之间。
61.进一步地，所述内部处理模块20还包括：第三pmos管pq3、第四pmos管pq4和第五电阻r5；
62.所述第三pmos管pq3的控制端与所述第一与非门yf1的输出端相接，所述第四pmos管pq4的控制端与所述第二与非门yf2的输出端相接，所述第三pmos管pq3的输入端和所述第四pmos管pq4的输入端分别接入所述供电电压，所述第三pmos管pq3的输出端与所述第四pmos管pq4的输出端相接后与所述第五电阻r5的第一端相接，所述第五电阻r5的第二段接地。
63.进一步地，所述内部处理模块20还包括：第三非门f3和第三与非门yf3；
64.所述第三非门f3的输入端接入所述第三pmos管pq3的输出端和所述第四pmos管pq4的输出端；
65.所述第三与非门yf3的第一输入端接在所述输入模块10的所述第一输出端上，所述第三与非门yf3的第二输入端接在所述输入模块10的所述第二输出端上。
66.进一步地，所述输出模块30包括：第四与非门yf4和第一或非门hf1；
67.所述第四与非门yf4的第一输入端与所述第三非门f3的输出端相接，所述第四与非门yf4的第二输入端与所述第三与非门yf3的输出端相接；
68.所述第一或非门hf1的第一输入端与所述第三与非门yf3的输出端相接，所述第一或非门hf1的第二输入端接入所述第三pmos管pq3的输出端和所述第四pmos管pq4的输出端。
69.进一步地，所述输出模块30还包括：第五pmos管pq5、第三nmos管nq3和第六电阻r6；
70.所述第五pmos管pq5的控制端与所述第四与非门yf4的输出端相接，所述第五pmos管pq5的输入端接入所述供电电压；
71.所述第三nmos管nq3的控制端与所述第一或非门hf1的输出端相接，所述第三nmos管nq3的输出端接地；
72.所述第五pmos管pq5的输出端与所述第三nmos管nq3的输入端相接，所述第六电阻r6接在所述第五pmos管pq5的输出端和所述第三nmos管nq3的输入端之间。
73.进一步地，所述绝缘栅双极型晶体管的控制端接在所述第五pmos管pq5的输出端和所述第三nmos管nq3的输入端的连接点上，其中，图1和图2中的绝缘栅双极晶体管40均以npn型为例，在实际应用中也可为pnp型。
74.如图2所示的igbt驱动电路，其中a为输入模块10的第一输出端，b为输入模块10的第二输出端，其中，a端和b端接入同一脉冲宽度调制信号。
75.①
：以输入模块10的输入端接入脉冲宽度调制信号为“1”的信号值为例，第一pmos管pq1的控制端和第一nmos管nq1的控制端的连接点上接入a端的“1”信号值，因为“1”信号值为高电平，故此时的第一nmos管nq1导通，第一pmos管pq1截止，导通的第一nmos管nq1的输入端将接入的供电电压直接接到输出端后接入地，故此时的第一或非门hf1的第一输入端接收到的信号值为“0”，而截止的第一pmos管pq1的输入端不接入供电电压，故此时的第
一非门f1输出至第一与非门yf1的第二输入端中的信号值为“1”，经由第一与非门yf1的逻辑判断后，第一与非门yf1的输出端输出的信号值为“1”，即输出至第三pmos管pq3的控制端中的信号值为高电平，使得第三pmos管pq3截止。
76.因为a端和b端接入的脉冲宽度调制信号为同一脉冲宽度调制信号，因此第二nmos管nq2和第二pmos关的控制端的连接点上接入b端的“1”信号值，因为“1”信号值为高电平，故此时的第二nmos管nq2导通，第二pmos管pq2截止，导通的第二nmos管nq2的输入端将接入的供电电压直接接到输出端后接入地，故此时的第二与非门yf2的第一输入端接收到的信号值为“0”，而截止的第二pmos管pq2的输入端不接入供电电压，故此时的第二非门f2输出至第二与非门yf2的第二输入端中的信号值为“1”，经由第二与非门yf2的逻辑判断后，第二与非门yf2的输出端输出的信号值为“1”，即输出值第四pmos管pq4的控制端中的信号值为高电平，使得第四pmos管pq4截止。
77.同时，此时的第三与非门yf3的第一输入端和第二输入端同时接入a端和b端的脉冲宽度调制信号，即“1”信号值，经由第三与非门yf3的逻辑判断后，此时的第三与非门yf3的输出端输出“0”信号值。
78.因为第三pmos管pq3和第四pmos管pq4均截止，故此时输出至第三非门f3的输入端和第一或非门hf1的第二输入端中的信号值为“0”，使得第三非门f3的输出端输出信号值“1”至第四与非门yf4的第一输入端中，而因为第四与非门yf4的第二输入端和第一或非门hf1的第一输入端均与第三与非门yf3的输出端相接，因此此时的第四与非门yf4的第二输入端和第一或非门hf1的第一输入端均接入“0”信号值，故此时的第四与非门yf4的输出端输出“1”信号值，使得第五pmos管pq5截止，第一或非门hf1的输出端输出“1”信号值至第三nmos管nq3的控制端中，使得第三nmos管nq3导通，但因为供电电压接在第五pmos管pq5的输入端上，此时的第五pmos管pq5截止，故此时的输出模块30没有接入供电电压，进而此时输出值绝缘栅双极晶体管40的控制端的信号值为“0”，使得绝缘栅双极晶体管40关断。
79.②
：以输入模块10的输入端接入脉冲宽度调制信号为“0”的信号值为例，第一pmos管pq1的控制端和第一nmos管nq1的控制端的连接点上接入a端的“0”信号值，因为“0”信号值为低电平，故此时的第一nmos管nq1截止，第一pmos管pq1导通，截止的第一nmos管nq1的输入端将接入的供电电压会直接输出至第一与非门yf1的第一输入端中，使得此时的第一与非门yf1的第一输入端接收到的信号值为“1”，而导通的第一pmos管pq1的输入端接入供电电压，故此时的第一非门f1输出至第一与非门yf1的第二输入端中的信号值为“0”，经由第一与非门yf1的逻辑判断后，第一与非门yf1的输出端输出的信号值为“1”，即输出至第三pmos管pq3的控制端中的信号值为高电平，使得第三pmos管pq3截止。
80.因为a端和b端接入的脉冲宽度调制信号为同一脉冲宽度调制信号，因此第二nmos管nq2和第二pmos关的控制端的连接点上接入b端的“0”信号值，因为“0”信号值为低电平，故此时的第二nmos管nq2截止，第二pmos管pq2到通过，截止的第二nmos管nq2的输入端将接入的供电电压直接输出至第二与非门yf2的第一输入端中，使得第二与非门yf2的第一输入端接收到的信号值为“1”，而导通的第二pmos管pq2的输入端接入供电电压，故此时的第二非门f2输出至第二与非门yf2的第二输入端中的信号值为“0”，经由第二与非门yf2的逻辑判断后，第二与非门yf2的输出端输出的信号值为“1”，即输出值第四pmos管pq4的控制端中的信号值为高电平，使得第四pmos管pq4截止。
81.同时，此时的第三与非门yf3的第一输入端和第二输入端同时接入a端和b端的脉冲宽度调制信号，即“0”信号值，经由第三与非门yf3的逻辑判断后，此时的第三与非门yf3的输出端输出“1”信号值。
82.因为第三pmos管pq3和第四pmos管pq4均截止，故此时输出至第三非门f3的输入端和第一或非门hf1的第二输入端中的信号值为“0”，使得第三非门f3的输出端输出信号值“1”至第四与非门yf4的第一输入端中，而因为第四与非门yf4的第二输入端和第一或非门hf1的第一输入端均与第三与非门yf3的输出端相接，因此此时的第四与非门yf4的第二输入端和第一或非门hf1的第一输入端均接入“1”信号值，故此时的第四与非门yf4的输出端输出“0”信号值，使得第五pmos管pq5导通，第一或非门hf1的输出端输出“0”信号值至第三nmos管nq3的控制端中，使得第三nmos管nq3截止，因为供电电压接在第五pmos管pq5的输入端上，此时的第五pmos管pq5导通，故此时的输出模块30接入供电电压，进而此时输出值绝缘栅双极晶体管40的控制端的信号值为“1”，使得绝缘栅双极晶体管40导通。
83.具体的关于igbt驱动电路的真值表如表1所示：
84.表1
85.ab绝缘栅双极晶体管40001110
86.需要说明的是，第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第五电阻r5和第六电阻r6在igbt驱动电路中均起到滤波的作用。
87.本实施例还提出一种驱动系统，所述驱动系统包括如上所述的igbt驱动电路，所述igbt驱动电路包括：输入模块10、内部处理模块20、输出模块30和绝缘栅双极型晶体管；
88.所述输入模块10的输入端接入脉冲宽度调制信号，所述输入模块10的输出端与所述内部处理模块20的输入端相接，所述内部处理模块20的输出端与所述输出模块30的输入端相接，所述输出模块30的输出端与所述绝缘栅双极型晶体管的控制端相接。
89.以上所述仅为本实用新型的可选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的实用新型构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

技术特征：
1.一种igbt驱动电路，其特征在于，所述igbt驱动电路包括：输入模块、内部处理模块、输出模块和绝缘栅双极型晶体管；所述输入模块的输入端接入脉冲宽度调制信号，所述输入模块的输出端与所述内部处理模块的输入端相接，所述内部处理模块的输出端与所述输出模块的输入端相接，所述输出模块的输出端与所述绝缘栅双极型晶体管的控制端相接。2.如权利要求1所述的igbt驱动电路，其特征在于，所述内部处理模块包括：第一处理单元和第二处理单元；所述第一处理单元的输入端与所述输入模块的第一输出端相接，所述第一处理单元的输出端与所述输出模块的输入端相接；所述第二处理单元的输入端与所述输入模块的第二输出端相接，所述第二处理单元的输出端与所述输出模块的输入端相接。3.如权利要求2所述的igbt驱动电路，其特征在于，所述第一处理单元包括：第一nmos管、第一pmos管、第一电阻、第二电阻、第一非门和第一与非门；所述第一nmos管的控制端与所述第一pmos管的控制端相连并与所述输入模块的第一输出端相接，所述第一nmos管的输入端接入供电电压，所述第一nmos管的输出端接地，所述第一pmos管的输入端接入所述供电电压，所述第一pmos管的输出端接地；所述第一电阻接在所述供电电压和所述第一nmos管的输入端之间，所述第二电阻接在所述第一pmos管的输出端上；所述第一非门的输入端接在所述第一pmos管的输出端和所述第二电阻之间，所述第一非门的输出端接入所述第一与非门的第二输入端；所述第一与非门的第一输入端接在所述第一pmos管的输入端和所述第一电阻之间。4.如权利要求3所述的igbt驱动电路，其特征在于，所述第二处理单元包括：第二nmos管、第二pmos管、第三电阻、第四电阻、第二非门和第二与非门；所述第二nmos管的控制端与所述第二pmos管的控制端相连并与所述输入模块的第二输出端相接，所述第二nmos管的输入端接入供电电压，所述第二nmos管的输出端接地，所述第二pmos管的输入端接入所述供电电压，所述第二pmos管的输出端接地；所述第三电阻接在所述供电电压和所述第二nmos管的输入端之间，所述第四电阻接在所述第二pmos管的输出端上；所述第二非门的输入端接在所述第二pmos管的输出端和所述第四电阻之间，所述第二非门的输出端接入所述第二与非门的第二输入端；所述第二与非门的第一输入端接在所述第二pmos管的输入端和所述第三电阻之间。5.如权利要求4所述的igbt驱动电路，其特征在于，所述内部处理模块还包括：第三pmos管、第四pmos管和第五电阻；所述第三pmos管的控制端与所述第一与非门的输出端相接，所述第四pmos管的控制端与所述第二与非门的输出端相接，所述第三pmos管的输入端和所述第四pmos管的输入端分别接入所述供电电压，所述第三pmos管的输出端与所述第四pmos管的输出端相接后与所述第五电阻的第一端相接，所述第五电阻的第二段接地。6.如权利要求5所述的igbt驱动电路，其特征在于，所述内部处理模块还包括：第三非门和第三与非门；
所述第三非门的输入端接入所述第三pmos管的输出端和所述第四pmos管的输出端；所述第三与非门的第一输入端接在所述输入模块的所述第一输出端上，所述第三与非门的第二输入端接在所述输入模块的所述第二输出端上。7.如权利要求6所述的igbt驱动电路，其特征在于，所述输出模块包括：第四与非门和第一或非门；所述第四与非门的第一输入端与所述第三非门的输出端相接，所述第四与非门的第二输入端与所述第三与非门的输出端相接；所述第一或非门的第一输入端与所述第三与非门的输出端相接，所述第一或非门的第二输入端接入所述第三pmos管的输出端和所述第四pmos管的输出端。8.如权利要求7所述的igbt驱动电路，其特征在于，所述输出模块还包括：第五pmos管、第三nmos管和第六电阻；所述第五pmos管的控制端与所述第四与非门的输出端相接，所述第五pmos管的输入端接入所述供电电压；所述第三nmos管的控制端与所述第一或非门的输出端相接，所述第三nmos管的输出端接地；所述第五pmos管的输出端与所述第三nmos管的输入端相接，所述第六电阻接在所述第五pmos管的输出端和所述第三nmos管的输入端之间。9.如权利要求8所述的igbt驱动电路，其特征在于，所述绝缘栅双极型晶体管的控制端接在所述第五pmos管的输出端和所述第三nmos管的输入端的连接点上。10.一种驱动系统，其特征在于，所述驱动系统包括如权利要求1至9任意一项所述的igbt驱动电路。

技术总结
本实用新型公开了一种IGBT驱动电路及驱动系统，包括：输入模块、内部处理模块、输出模块和绝缘栅双极型晶体管，输入模块的输入端接入脉冲宽度调制信号，输入模块的输出端与内部处理模块的输入端相接，内部处理模块的输出端与输出模块的输入端相接，输出模块的输出端与绝缘栅双极型晶体管的控制端相接。通过输入模块接入脉冲宽度调制信号，实现绝缘栅双极型晶体管导通或关断时间的改变，通过内部处理模块和输出模块的元器件结构，对接入的供电电压进行缓冲，以此减小绝缘栅双极型晶体管的开关损耗，避免了现有的采用三极管和单一的门极驱动电阻串联组成的驱动电路存在的绝缘栅双极型晶体管的开关损耗过大，造成绝缘栅双极型晶体管损坏的问题。管损坏的问题。管损坏的问题。


技术研发人员：彭文科 刘珊红 王广 杨磊
受保护的技术使用者：国创巨湾（广州）能源科技有限公司
技术研发日：2023.01.31
技术公布日：2023/9/1