一种芯片塑封体双面电镀结构的制作方法

1.本实用新型涉及半导体技术领域，具体涉及一种芯片塑封体双面电镀结构。


背景技术：

2.随着半导体领域的发展，微电子封装技术的高密度化已在新一代电子产品上逐渐成为主流。而不同的封装技术在制造工序和工艺方面差异很大，封装后对芯片自身性能的发挥也起到至关重要的作用。随着封装工艺和技术的发展，芯片向密度更高、速度更快、尺寸更小、成本更低等方向发展。而芯片塑封体的两面电镀则是现在封装工艺的一个关键环节，电镀效果的好坏直接影响芯片的性能和使用。
3.目前对芯片塑封体两面电镀的流程是分开的，即先对芯片塑封体一面进行电镀处理，再镀芯片塑封体的另一面进行电镀处理，该工艺流程复杂，成本高，良品率相对较低。


技术实现要素：

4.本实用新型的目的在于提供一种芯片塑封体双面电镀结构，其制备方法相对简单，生产成本低，且良品率高。
5.为达此目的，本实用新型采用以下技术方案：
6.一方面，提供一种芯片塑封体双面电镀结构，包括：
7.芯片塑封体，所述芯片塑封体包括若干芯片和包覆所述芯片的第一塑封层；所述芯片塑封体沿其厚度方向开设有贯穿所述芯片塑封体的若干通孔和使所述芯片的i/o口外露的若干盲孔；
8.位于所述通孔侧壁、所述盲孔侧壁以及所述芯片塑封体两侧的第一种子层；
9.填充于所述通孔内的第一导电柱、填充于所述盲孔内的第二导电柱以及位于所述芯片塑封体两侧的第一种子层上的第一重布线层；
10.所述芯片塑封体其中一侧的所述第一重布线层通过所述第二导电柱与所述芯片的i/o口连接，以及通过第一导电柱与另一侧的所述第一重布线层连接。
11.本实用新型中，芯片塑封体两侧的第一重布线层通过填充于芯片塑封体的通孔内的第一导电柱同步连接，从而实现功能芯片之间的信号互连和贯通。与现有技术相比，该芯片塑封体双面电镀结构的制备工艺流程简单，其生产效率高，生产成本低，且良品率也得到提高。
12.本实用新型中，芯片的数量为至少两个。
13.其中，通孔的第一导电柱、盲孔内的第二导电柱以及芯片塑封体两侧的第一重布线层为采用直流电镀或脉冲电镀方法通过双面电镀制得，从而实现芯片之间的信号互连和贯通。
14.作为芯片塑封体双面电镀结构的一种优选方案，所述通孔为x型通孔或垂直型通孔，优选为x型通孔。
15.作为芯片塑封体双面电镀结构的一种优选方案之一，还包括具有导电性的防氧化
层，所述防氧化层位于所述芯片塑封体两侧的所述第一重布线层远离所述芯片塑封体的一侧。
16.作为芯片塑封体双面电镀结构的一种优选方案，所述芯片塑封体双面电镀结构还包括：
17.第三导电柱，所述第三导电柱位于芯片塑封体的其中一侧第一重布线层的一侧；
18.第二塑封层，所述第二塑封层位于该第一重布线层的一侧并包覆该第三导电柱，且第三导电柱的端面外露于第二塑封层；
19.位于所述第二塑封层一侧并与所述第三导电柱连接的第二种子层以及位于该第二种子层上的第二重布线层。
20.作为芯片塑封体双面电镀结构的一种优选方案，所述芯片塑封体双面电镀结构还包括：
21.介电层，所述第一塑封层的两侧分别具有一层所述介电层，且所述介电层位于所述第一塑封层与所述第一种子层之间。通过设置介电层可以提高产品的整体强度。
22.作为芯片塑封体双面电镀结构的一种优选方案之二，还包括具有导电性的防氧化层，所述防氧化层位于所述第二重布线层远离所述芯片塑封体的一侧以及位于远离所述第二重布线层的第一重布线层的一侧。
23.本实用新型中，上述芯片塑封体双面电镀结构的制备方法包括以下步骤：
24.s10、制备芯片塑封体，使芯片包裹于第一塑封层内；
25.s20、对芯片塑封体进行开孔处理，形成贯穿芯片塑封体的通孔和使芯片的i/o口外露的盲孔；
26.s30、通过双面电镀同步在通孔内制作第一导电柱、在盲孔内制作第二导电柱以及在芯片塑封体的双面同步制作与第一导电柱和第二导电柱连接的第一重布线层；
27.其中，所述双面电镀采用的是直流电镀或脉冲电镀。
28.本实用新型通过对芯片塑封体开通孔和盲孔，配合直流电镀或脉冲电镀，可以实现在芯片塑封体的通孔、盲孔内同步制作第一导电柱和第二导电柱，以及在芯片塑封体的两侧同步制作第一重布线层，从而实现功能芯片之间的信号互连和贯通。与现有的单面电镀相比，可缩短工艺流程，提升生产效率，降低成本，良品率也能得到相应的提高。
29.作为芯片塑封体双面电镀结构的制备方法的一种优选方案，所述通孔为x型通孔或垂直型通孔，均适用于采用直流电镀或脉冲电镀进行双面电镀。
30.优选地，通孔为x型通孔，可以进一步提高双面电镀效果，提高产品良率。
31.作为芯片塑封体双面电镀结构的制备方法的一种优选方案，步骤s10具体包括以下步骤：
32.s10a、提供载板和芯片，将所述芯片贴于所述载板上；
33.s10b、采用塑封料对所述芯片进行塑封，形成包覆所述芯片的第一塑封层；
34.s10c、拆除所述载板，制得所述芯片塑封体。
35.作为芯片塑封体双面电镀结构的制备方法的另一种优选方案，
36.步骤s10具体包括以下步骤：
37.s10a、提供载板和芯片，将所述芯片贴于所述载板上；
38.s10b、采用塑封料对所述芯片进行塑封，形成包覆所述芯片的第一塑封层；
39.s10c、拆除所述载板；
40.s10d、在第一塑封层的两侧分别制备介电层，制得所述芯片塑封体。
41.进一步地，s10a中，先将胶膜贴于载板的一侧，然后通过贴片机将芯片的正面(不限于正面，也可以为背面)固定在胶膜上；其中，载板材料可为sus、prepreg(bt)、fr4、fr5、glass、pp、emc、pi等；胶膜材料包括但不限于临时键合胶、daf膜、pi膜、干膜、abf膜以及类abf胶膜中的任一种。
42.进一步地，s10b中，塑封料材料包括但不限于emc、abf、pi、pp中的任一种。
43.进一步地，s10c中，需拆除载板，并使胶膜与芯片分离。
44.进一步地，s10d中，在第一塑封层的两侧分别制备介电层，制得所述芯片塑封体。
45.作为芯片塑封体双面电镀结构的制备方法的一种优选方案，步骤s20具体为：避开所述芯片的位置对芯片塑封体沿其厚度方向开设通孔以及在芯片塑封体对应芯片i/o口的位置开设使i/o口外露的盲孔。
46.具体地，采用钻孔工艺对塑封层开设上下贯通的通孔及延伸至芯片i/o口(输出端)的盲孔，所述钻孔工艺包括但不限于激光开孔、机械钻孔、掩膜覆盖plasma攻孔中的任一种。
47.作为芯片塑封体双面电镀结构的制备方法的一种优选方案，步骤s30具体包括以下步骤：
48.s30a、在所述通孔、盲孔的侧壁以及所述芯片塑封体沿其厚度方向的两侧制作第一种子层；
49.s30b、在位于所述芯片塑封体两侧的第一种子层上贴第一感光膜，并使该第一感光膜覆盖部分所述第一种子层；
50.s30c、采用直流电镀或脉冲电镀同步在通孔内、盲孔内以及芯片塑封体两侧的第一种子层上电镀，制得填充满通孔的第一导电柱、填充满盲孔的第二导电柱以及位于芯片塑封体两侧并与所述第一导电柱和所述第二导电柱连接的第一重布线层。
51.进一步地，在制作第一种子层之前，还需要将开孔之后的芯片塑封体在高真空状态进行加热，把芯片塑封体的水分及污染物去除，然后通过磁控溅射在双面制备具有高附着力、优良电导率及厚度均匀的ti-cu种子层。磁控溅射ti-cu种子层为本领域常规技术手段，具体不再赘述。而且，本实用新型中的第一种子层不限于ti-cu种子层，也可以为ti种子层。
52.制作第一种子层之后，在芯片塑封体两侧的第一种子层上贴第一感光膜，然后通过曝光、显影开设图形化窗口；
53.采用直流电镀或脉冲电镀同步在通孔内制备第一导电柱、在盲孔内制备第二导电柱以及图形化窗口内制备第一重布线层。
54.对于采用步骤s10-30制得的产品，还可以在该产品的两侧的第一重布线层远离芯片塑封体的一侧分别制作防氧化层，可以对第一重布线层起到防氧化作用，同时提高第一重布线层的导电性能。
55.具体地，该防氧化层采用镍钯金工艺制得，具有良好的抗氧化性和导电性。
56.作为芯片塑封体双面电镀结构的制备方法的一种优选方案，还包括步骤s40，具体包括以下步骤：
57.s40a、在芯片塑封体一侧的第一重布线层上贴第二感光膜，并使该第一重布线层部分外露于第二感光膜；具体地，通过曝光显影技术在第二感光膜上形成使第一重布线层部分外露于第二感光膜的图形化窗口；
58.s40b、通过电镀在该第一重布线层外露的位置(即图形化窗口)制作第三导电柱；
59.s40c、去除残留的第一感光膜和第二感光膜，并蚀刻掉外露的第一种子层；
60.s40d、采用塑封料对该第一重布线层和第三导电柱进行塑封处理，形成包覆该第一重布线层和第三导电柱的第二塑封层，并使第三导电柱远离第一重布线层的一端面外露于第二塑封层，具体地，采用减薄工艺对塑封料进行减薄处理，可以使第三导电柱裸露出来，该减薄工艺可以为plasma或者研磨等方法，具体不再赘述；
61.s40e、在第二塑封层上制作第二种子层，并使该第二种子层与第三导电柱连接；
62.s40f、在第二种子层上贴第三感光膜，并使部分第二种子层外露于第三感光膜；具体地，通过曝光显影技术在第三感光膜上形成使第二种子层部分外露于第三感光膜的图形化窗口；
63.s40g、在第二种子层外露于第三感光膜的一侧(即图形化窗口)通过电镀制作第二重布线层；
64.s40h、去除残留的第三感光膜并蚀刻掉第二种子层外露于第二重布线层的部分。
65.其中，第二种子层与第一种子层的制备工艺相同，可以为ti-cu种子层或者ti种子层。
66.作为芯片塑封体双面电镀结构的制备方法的另一种优选方案，还包括步骤s50、在所述第一重布线层和所述第二重布线层外露的一侧分别制作具有导电性的防氧化层，该防氧化层为通过镍钯金工艺制得的ni-pd-au膜。
67.本实用新型的有益效果：本实用新型通过对芯片塑封体开通孔和盲孔，配合直流电镀或脉冲电镀，可以实现在芯片塑封体的通孔、盲孔内同步制备第一导电柱和第二导电柱，以及在芯片塑封体的两侧同步制作第一重布线层，从而实现功能芯片之间的信号互连和贯通。与现有的单面电镀相比，缩短了工艺流程，提升了生产效率，降低了芯片塑封体双面电镀结构的生产成本，良品率也得到了相应的提高。
附图说明
68.为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
69.图1为本实用新型实施例一所述的芯片塑封体双面电镀结构的制备方法的流程图。
70.图2是本实用新型实施例一所述的胶膜贴于载板上的剖视示意图。
71.图3是本实用新型实施例一所述的芯片通过胶膜贴于载板上的剖视示意图。
72.图4是本实用新型实施例一所述的芯片通过胶膜贴于载板上塑封后的剖视示意图。
73.图5是本实用新型实施例一所述的芯片塑封体的剖视示意图。
74.图6是本实用新型实施例一所述的芯片塑封体开x型通孔和盲孔后的剖视示意图。
75.图7是本实用新型实施例一所述的制备第一种子层后的剖视示意图。
76.图8是本实用新型实施例一所述的在第一种子层上制备第一感光膜并曝光显影后的剖视示意图。
77.图9是本实用新型实施例一所述的在x型通孔内制备第一导电柱、盲孔内制备第二导电柱以及在芯片塑封体两侧的第一种子层上制备地重布线层后的剖视示意图。
78.图10是本实用新型实施例一所述的在其中一侧第一重布线层上贴第二感光膜制备第三导电柱后的剖视示意图。
79.图11是本实用新型实施例一所述的去除残留的第一感光膜和第二感光膜后的剖视示意图。
80.图12是本实用新型实施例一所述的对第一重布线层和与其连接的第三导电柱进行塑封并减薄后的剖视示意图。
81.图13是本实用新型实施例一所述的在第二塑封层上一次制备第二种子层、贴第三感光膜、制备第二重布线层后的剖视示意图。
82.图14是本实用新型实施例一所述的去除残留的第三感光膜并蚀刻掉外露的第二种子层后的剖视示意图。
83.图15是本实用新型实施例一所述的芯片塑封体双面电镀结构的剖视示意图。
84.图16是本实用新型实施例二所述的芯片塑封体双面电镀结构的剖视示意图。
85.图17是本实用新型实施例五所述的芯片塑封体的剖视示意图。
86.图18是本实用新型实施例五所述的芯片塑封体开x型通孔和盲孔后的剖视示意图。
87.图19是本实用新型实施例五所述的制备第一种子层后的剖视示意图。
88.图20是本实用新型实施例五所述的在第一种子层上制备第一感光膜并曝光显影后的剖视示意图。
89.图21是本实用新型实施例五所述的在x型通孔内制备第一导电柱、盲孔内制备第二导电柱以及在芯片塑封体两侧的第一种子层上制备地重布线层后的剖视示意图。
90.图22是本实用新型实施例五所述的在其中一侧第一重布线层上贴第二感光膜制备第三导电柱后的剖视示意图。
91.图23是本实用新型实施例五所述的去除残留的第一感光膜和第二感光膜后的剖视示意图。
92.图24是本实用新型实施例五所述的对第一重布线层和与其连接的第三导电柱进行塑封并减薄后的剖视示意图。
93.图25是本实用新型实施例五所述的在第二塑封层上一次制备第二种子层、贴第三感光膜、制备第二重布线层后的剖视示意图。
94.图26是本实用新型实施例五所述的去除残留的第三感光膜并蚀刻掉外露的第二种子层后的剖视示意图。
95.图27是本实用新型实施例五所述的芯片塑封体双面电镀结构的剖视示意图。
96.图中：
97.1、载板；2、胶膜；3、芯片；41、第一塑封层；411、通孔；412、盲孔；42、第二塑封层；
51、第一种子层；52、第二种子层；61、第一感光膜；62、第二感光膜；63、第三感光膜；71、第一导电柱；72、第二导电柱；73、第三导电柱；81、第一重布线层；82、第二重布线层；9、防氧化层；10、介电层。
具体实施方式
98.下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。
99.其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本实用新型的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
100.本实用新型实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
101.在本实用新型的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
102.实施例一
103.如图1所示，本实施例中的芯片塑封体双面电镀结构的制备方法如下：
104.步骤1、将临时键合胶(胶膜2)贴在fr4材质的载板1上(如图2)；
105.步骤2、通过贴片机将若干芯片3的背面固定在临时键合胶上(如图3)；
106.步骤3、使用emc塑封料对芯片3进行塑封，形成包覆芯片的第一塑封层41(如图4)；
107.步骤4、拆除载板1，去除临时键合胶，制得芯片塑封体(如图5)；
108.步骤5、通过激光钻孔工艺对第一塑封层41进行开孔处理，形成若干上下贯通第一塑封层4的x型通孔411和若干使芯片3的i/o口外露的盲孔412(如图6)；
109.步骤6、在高真空状态进行加热，把开孔后的芯片塑封体的水分及污染物去除后，通过磁控溅射在双面制备具有高附着力、优良电导率及厚度均匀的ti-cu种子层，即第一种子层51(如图7)；
110.步骤7、在第一种子层51外露的一侧贴第一感光膜61，通过曝光、显影使第一感光膜61成型有图形化窗口(如图8)；
111.步骤8、采用脉冲电镀方法同步在x型通孔41内制备第一导电柱71，在盲孔42内制备第二导电柱72以及在步骤7中制得的图形化窗口内制备第一重布线层81(如图9)；
112.步骤9、在靠近芯片3正面一侧的第一重布线层81上贴第二感光膜62，对第二感光膜62曝光、显影处理，形成图形化窗口，然后电镀沉铜在该图形化窗口内制得连接第一重布线层81的第三导电柱73(铜柱)(如图10)；
113.步骤10、去除残留的第一感光膜61和第二感光膜62，并蚀刻掉外露的第一种子层51(如图11)；
114.步骤11、采用emc塑封料对第三导电柱73及位于其下方的第一重布线层81进行塑封，形成包覆第三导电柱73和第一重布线层81的第二塑封层42，对该第二塑封层42进行研磨处理，使第三导电柱73的上端面裸露出来(参考图12)；
115.步骤12、在第二塑封层42上继续溅射第二种子层52(ti-cu种子层)，然后在该第二种子层52上贴第三感光膜63，并进行曝光、显影处理，在第三感光膜63上制备出贯穿该第三感光膜63的图形化窗口，在该图形化窗口内电镀沉铜，制得第二重布线层82(参考图14)；
116.步骤13、去除残留的第三感光膜63，并蚀刻掉裸露的第二种子层52(参考图14)；
117.步骤14、通过镍钯金工艺在裸露的第一重布线层81和裸露的第二重布线层82的表面分别镀一层防氧化层9，制得如图15所述的芯片塑封体双面电镀结构。
118.如图15所示；本实施例中的芯片塑封体双面电镀结构包括：
119.芯片塑封体，所述芯片塑封体包括若干芯片3和包覆所述芯片3的第一塑封层41；所述第一塑封层41沿其厚度方向开设有贯穿所述第一塑封层41的若干通孔411和使所述芯片3的i/o口外露的若干盲孔412；
120.位于所述通孔411侧壁、所述盲孔412侧壁以及所述第一塑封层41两侧的第一种子层51；
121.填充于所述通孔411内的第一导电柱71、填充于所述盲孔412内的第二导电柱72以及位于所述第一塑封层41两侧的第一种子层51上的第一重布线层；
122.所述第一塑封层41其中一侧的所述第一重布线层81通过所述第二导电柱72与所述芯片3的i/o口连接，以及通过第一导电柱71与另一侧的所述第一重布线层81连接。
123.本实用新型中，芯片3的数量为至少两个。
124.其中，通孔411的第一导电柱71、盲孔412内的第二导电柱72以及芯片塑封体两侧的第一重布线层81为采用脉冲电镀方法通过双面电镀制得，从而实现芯片3之间的信号互连和贯通。
125.进一步地，所述通孔411为x型通孔，采用该x型通孔可以提高双面电镀的效率和产品的良品率。
126.进一步地，所述芯片塑封体双面电镀结构还包括：
127.第三导电柱73，所述第三导电柱73位于第一塑封层41的其中一侧第一重布线层81的一侧；
128.第二塑封层42，所述第二塑封层42位于该第一重布线层81的一侧并包覆该第三导电柱73，且第三导电柱73的端面外露于第二塑封层42；
129.位于所述第二塑封层42一侧并与所述第三导电柱73连接的第二种子层52以及位于该第二种子层52上的第二重布线层82。
130.进一步地，芯片塑封体双面电镀结构还包括具有导电性的防氧化层9，所述防氧化层9位于所述第二重布线层82裸露的一侧以及位于第一重布线层81裸露的一侧。
131.实施例二
132.本实施例的芯片塑封体双面电镀结构的制备方法与上述实施例一基本相同，区别在于本实施例的线路结构为采用双面脉冲电镀获得的单层线路结构。
133.具体地，本实施例中的芯片塑封体双面电镀结构的制备方法如下：
134.步骤1、将临时键合胶(胶膜2)贴在fr4材质的载板1上(如图2)；
135.步骤2、通过贴片机将若干芯片3的背面固定在临时键合胶上(如图3)；
136.步骤3、使用emc塑封料对芯片3进行塑封，形成包覆芯片的第一塑封层41(如图4)；
137.步骤4、拆除载板1，去除临时键合胶，制得芯片塑封体(如图5)；
138.步骤5、通过激光钻孔工艺对第一塑封层41进行开孔处理，形成若干上下贯通第一塑封层4的x型通孔411和若干使芯片3的i/o口外露的盲孔412(如图6)；
139.步骤6、在高真空状态进行加热，把开孔后的芯片塑封体的水分及污染物去除后，通过磁控溅射在双面制备具有高附着力、优良电导率及厚度均匀的ti-cu种子层，即第一种子层51(如图7)；
140.步骤7、在第一种子层51外露的一侧贴第一感光膜61，通过曝光、显影使第一感光膜61成型有图形化窗口(如图8)；
141.步骤8、采用直流电镀方法同步在x型通孔41内制备第一导电柱71，在盲孔42内制备第二导电柱72以及在步骤7中制得的图形化窗口内制备第一重布线层81(如图9)；
142.步骤9、去除残留的第一感光膜61，并蚀刻掉外露的第一种子层51；
143.步骤10、通过镍钯金工艺在裸露的第一重布线层81的表面分别镀一层防氧化层9，制得如图16所述的芯片塑封体双面电镀结构。
144.具体地，本实施例中的芯片塑封体双面电镀结构包括：
145.芯片塑封体，所述芯片塑封体包括若干芯片3和包覆所述芯片3的第一塑封层41；所述第一塑封层41沿其厚度方向开设有贯穿所述第一塑封层41的若干通孔411和使所述芯片3的i/o口外露的若干盲孔412；
146.位于所述通孔411侧壁、所述盲孔412侧壁以及所述第一塑封层41两侧的第一种子层51；
147.填充于所述通孔411内的第一导电柱71、填充于所述盲孔412内的第二导电柱72以及位于所述第一塑封层41两侧的第一种子层51上的第一重布线层；
148.所述第一塑封层41其中一侧的所述第一重布线层81通过所述第二导电柱72与所述芯片3的i/o口连接，以及通过第一导电柱71与另一侧的所述第一重布线层81连接。
149.本实用新型中，芯片3的数量为至少两个。
150.其中，通孔411的第一导电柱71、盲孔412内的第二导电柱72以及芯片塑封体两侧的第一重布线层81为采用脉冲电镀方法通过双面电镀制得，从而实现芯片3之间的信号互连和贯通。
151.进一步地，所述通孔411为x型通孔，采用该x型通孔可以提高双面电镀的效率和产品的良品率。
152.进一步地，芯片塑封体双面电镀结构还包括具有导电性的防氧化层9，所述防氧化层9位于所述第二重布线层82裸露的一侧以及位于第一重布线层81裸露的一侧。
153.实施例三
154.本实施例与上述实施例一基本相同，区别在于第一塑封层所开的通孔为垂直型通孔，具体地，该通孔为圆形。在其他实施方式中，垂直型通孔不限于圆形，也可以为多边形。
155.本实施例的芯片塑封体双面电镀结构的制备方法与上述实施例一相同，具体不再
赘述。
156.实施例四
157.本实施例与上述实施例一基本相同，区别在于第三导电柱、第二塑封层、第二种子层及第二重布线层均位于另一侧第一重布线层的一侧，具体的制备方法可参考上述实施例一，具体不再赘述。
158.实施例五
159.本实施例的芯片塑封体双面电镀结构的制备方法与上述实施例一基本相同，区别在于增设了介电层10。
160.具体地，本实施例的芯片塑封体双面电镀结构的制备方法如下：
161.如图1所示，本实施例中的芯片塑封体双面电镀结构的制备方法如下：
162.步骤1、将临时键合胶(胶膜2)贴在fr4材质的载板1上(如图2)；
163.步骤2、通过贴片机将若干芯片3的背面固定在临时键合胶上(如图3)；
164.步骤3、使用emc塑封料对芯片3进行塑封，形成包覆芯片的第一塑封层41(如图4)；
165.步骤4、拆除载板1，在第一塑封层41的两侧分别制备介电层10，去除临时键合胶，制得芯片塑封体(如图17)；此介电层材料可为abf、p.p、emc、pi等；
166.步骤5、通过激光钻孔工艺对第一塑封层41和介电层10进行开孔处理，形成若干上下贯通第一塑封层4和介电层10的x型通孔411和若干使芯片3的i/o口外露的盲孔412(如图18)；
167.步骤6、在高真空状态进行加热，把开孔后的芯片塑封体的水分及污染物去除后，通过磁控溅射在双面制备具有高附着力、优良电导率及厚度均匀的ti-cu种子层，即第一种子层51(如图19)；
168.步骤7、在第一种子层51外露的一侧贴第一感光膜61，通过曝光、显影使第一感光膜61成型有图形化窗口(如图20)；
169.步骤8、采用脉冲电镀方法同步在x型通孔41内制备第一导电柱71，在盲孔42内制备第二导电柱72以及在步骤7中制得的图形化窗口内制备第一重布线层81(如图21)；
170.步骤9、在靠近芯片3正面一侧的第一重布线层81上贴第二感光膜62，对第二感光膜62曝光、显影处理，形成图形化窗口，然后电镀沉铜在该图形化窗口内制得连接第一重布线层81的第三导电柱73(铜柱)(如图22)；
171.步骤10、去除残留的第一感光膜61和第二感光膜62，并蚀刻掉外露的第一种子层51(如图23)；
172.步骤11、采用emc塑封料对第三导电柱73及位于其下方的第一重布线层81进行塑封，形成包覆第三导电柱73和第一重布线层81的第二塑封层42，对该第二塑封层42进行研磨处理，使第三导电柱73的上端面裸露出来(参考图24)；
173.步骤12、在第二塑封层42上继续溅射第二种子层52(ti-cu种子层)，然后在该第二种子层52上贴第三感光膜63，并进行曝光、显影处理，在第三感光膜63上制备出贯穿该第三感光膜63的图形化窗口，在该图形化窗口内电镀沉铜，制得第二重布线层82(参考图25)；
174.步骤13、去除残留的第三感光膜63，并蚀刻掉裸露的第二种子层52(参考图26)；
175.步骤14、通过镍钯金工艺在裸露的第一重布线层81和裸露的第二重布线层82的表面分别镀一层防氧化层9，制得如图27所述的芯片塑封体双面电镀结构。
176.如图27所示；本实施例中的芯片塑封体双面电镀结构包括：
177.芯片塑封体，所述芯片塑封体包括若干芯片3、包覆所述芯片3的第一塑封层41以及位于第一塑封层41两侧的介电层10；所述第一塑封层41和介电层10开设有贯穿所述第一塑封层41和介电层10的若干通孔411和使所述芯片3的i/o口外露的若干盲孔412；
178.位于所述通孔411侧壁、所述盲孔412侧壁以及所述介电层10两侧的第一种子层51；
179.填充于所述通孔411内的第一导电柱71、填充于所述盲孔412内的第二导电柱72以及位于所述介电层10两侧的第一种子层51上的第一重布线层；
180.其中一层所述介电层10一侧的所述第一重布线层81通过所述第二导电柱72与所述芯片3的i/o口连接，以及通过第一导电柱71与另一侧的所述第一重布线层81连接。
181.本实用新型中，芯片3的数量为至少两个。
182.其中，通孔411的第一导电柱71、盲孔412内的第二导电柱72以及芯片塑封体两侧的第一重布线层81为采用脉冲电镀方法通过双面电镀制得，从而实现芯片3之间的信号互连和贯通。
183.进一步地，所述通孔411为x型通孔，采用该x型通孔可以提高双面电镀的效率和产品的良品率。
184.进一步地，所述芯片塑封体双面电镀结构还包括：
185.第三导电柱73，所述第三导电柱73位于第一塑封层41的其中一侧第一重布线层81的一侧；
186.第二塑封层42，所述第二塑封层42位于该第一重布线层81的一侧并包覆该第三导电柱73，且第三导电柱73的端面外露于第二塑封层42；
187.位于所述第二塑封层42一侧并与所述第三导电柱73连接的第二种子层52以及位于该第二种子层52上的第二重布线层82。
188.进一步地，芯片塑封体双面电镀结构还包括具有导电性的防氧化层9，所述防氧化层9位于所述第二重布线层82裸露的一侧以及位于第一重布线层81裸露的一侧。
189.需要声明的是，上述具体实施方式仅仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本实用新型做各种修改、等同替换、变化等等。但是，这些变换只要未背离本实用新型的精神，都应在本实用新型的保护范围之内。另外，本技术说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。

技术特征：
1.一种芯片塑封体双面电镀结构，其特征在于，包括：芯片塑封体，所述芯片塑封体包括若干芯片和包覆所述芯片的第一塑封层；所述芯片塑封体沿其厚度方向开设有贯穿所述芯片塑封体的若干通孔和使所述芯片的i/o口外露的若干盲孔；位于所述通孔侧壁、所述盲孔侧壁以及所述芯片塑封体两侧的第一种子层；填充于所述通孔内的第一导电柱、填充于所述盲孔内的第二导电柱以及位于所述芯片塑封体两侧的第一种子层上的第一重布线层；所述芯片塑封体其中一侧的所述第一重布线层通过所述第二导电柱与所述芯片的i/o口连接，以及通过第一导电柱与另一侧的所述第一重布线层连接。2.根据权利要求1所述的芯片塑封体双面电镀结构，其特征在于，所述通孔为x型通孔或垂直型通孔。3.根据权利要求1所述的芯片塑封体双面电镀结构，其特征在于，还包括具有导电性的防氧化层，所述防氧化层位于所述芯片塑封体两侧的所述第一重布线层远离所述芯片塑封体的一侧。4.根据权利要求1所述的芯片塑封体双面电镀结构，其特征在于，所述芯片塑封体双面电镀结构还包括：第三导电柱，所述第三导电柱位于芯片塑封体的其中一侧第一重布线层的一侧；第二塑封层，所述第二塑封层位于该第一重布线层的一侧并包覆该第三导电柱，且第三导电柱的端面外露于第二塑封层；位于所述第二塑封层一侧并与所述第三导电柱连接的第二种子层以及位于该第二种子层上的第二重布线层。5.根据权利要求4所述的芯片塑封体双面电镀结构，其特征在于，所述芯片塑封体双面电镀结构还包括：介电层，所述第一塑封层的两侧分别具有一层所述介电层，且所述介电层位于所述第一塑封层与所述第一种子层之间。6.根据权利要求4所述的芯片塑封体双面电镀结构，其特征在于，还包括具有导电性的防氧化层，所述防氧化层位于所述第二重布线层远离所述芯片塑封体的一侧以及位于远离所述第二重布线层的第一重布线层的一侧。

技术总结
本实用新型属于半导体技术领域，具体涉及一种芯片塑封体双面电镀结构，包括：芯片塑封体，包括若干芯片和包覆芯片的第一塑封层；芯片塑封体沿其厚度方向开设有若干通孔和使芯片I/O口外露的若干盲孔；位于通孔侧壁、盲孔侧壁以及芯片塑封体两侧的第一种子层；填充于通孔内的第一导电柱、盲孔内的第二导电柱以及位于芯片塑封体两侧的第一种子层上的第一重布线层。本实用新型中，芯片塑封体两侧的第一重布线层通过填充于芯片塑封体的通孔内的第一导电柱同步连接，从而实现功能芯片之间的信号互连和贯通。与现有技术相比，该芯片塑封体双面电镀结构的制备工艺流程简单，其生产效率高，生产成本低，且良品率也得到提高。且良品率也得到提高。且良品率也得到提高。


技术研发人员：杨斌 张哲 华显刚 徐炬财
受保护的技术使用者：广东佛智芯微电子技术研究有限公司
技术研发日：2022.12.14
技术公布日：2023/9/1