用于单元设计的混合扩散中断的制作方法

用于单元设计的混合扩散中断
1.相关申请的交叉引用
2.本技术要求于2020年9月14日提交的美国临时申请no.63/078，168的权益，其全部内容通过引用并入本文。
技术领域
3.本发明涉及集成电路，并且具体上涉及用于集成电路的基于单元的设计的扩散中断。


背景技术：

4.现代的半导体工艺打破了扩散的连续性，以在不同的电势下电隔离物理上相邻的扩散。通常使用两种类型的扩散中断：单扩散中断(sdb)和双扩散中断(ddb)。在sdb中，中断被集中在隔离栅极或虚拟栅极下方，其可以被称为多晶或虚拟晶体管，分隔不同但相邻的扩散。针对ddb，该中断位于分隔相邻扩散的一对虚拟栅极之间的中间。连接到电源或接地的虚拟栅极提供第三机制，称为连续扩散，以隔离物理上相邻的扩散，其具有与sdb相同的面积效率，但以更高的泄漏为代价具有更高的性能。
5.在基于单元的设计中，库单元在其左边界和右边界处采用sdb或ddb机制，以在包括例如芯片级的各种设计实现级处将单元中的扩散与相邻单元隔离。因此，sdb单元具有以其左边界和右边界为中心的虚拟栅极，而ddb单元具有位于其左边界和右边界内的一半接触栅极(多)间距(cpp)或“栅极间距”的虚拟栅极。ddb单元比sdb单元宽至少一个栅极间距。使用连续扩散的单元类似于在左边界和右边界处具有隔离伪栅极的sdb。ddb单元内的扩散中断可以被实现为sdb、连续扩散或ddb，而不影响将其放置成使得其左/右边界精确地在栅极间距网格之间的中间的设计约束。类似地，sdb单元内的扩散中断也可以用sdb、连续扩散或ddb机制来被实现，而不影响其被放置成其左边界或右边界与栅极网格对准的设计约束。


技术实现要素：

6.实施例涉及用于设计集成电路的单元的数字表示，其中该单元包括第一边缘，在第一边缘的相对侧处的第二边缘，第一虚拟晶体管和第二虚拟晶体管。第一虚拟晶体管跨越在单元的第一边缘和第一扩散中断的边缘之间。第一扩散中断在第一虚拟晶体管下方居中。第二虚拟晶体管跨越在单元的第二边缘和第二扩散中断的边缘之间。第二虚拟晶体管跨越单元中栅极间距的一半的距离。
7.在一个或多个实施例中，第一虚拟晶体管和第一扩散中断形成单扩散中断。
8.在一个或多个实施例中，第二扩散中断将单元内的扩散区与邻近单元的扩散区隔离，第二扩散中断居中于第二虚拟晶体管与邻近单元的虚拟晶体管之间的中间。
9.在一个或多个实施例中，第二虚拟晶体管、相邻单元的虚拟晶体管和第二扩散中断形成双扩散中断。
10.在一个或多个实施例中，其中第一扩散中断以单元的第一边缘为中心。
11.在一个或多个实施例中，其中第二扩散中断邻接单元的第二边缘。
12.在一个或多个实施例中，其中第二虚拟晶体管在第二扩散中断的边缘上方居中。
13.在一个或多个实施例中，其中单元具有大于栅极间距的整数数目的栅极间距的一半的宽度。
14.实施例还涉及通过选择第一单元、第二单元、第三单元和第四单元中的一个来设计集成电路设计。第一单元包括跨越在第一单元的左边缘与第一扩散中断的边缘之间的第一虚拟晶体管，第一扩散中断在第一虚拟晶体管下方居中；以及第二虚拟晶体管，其跨越在第一单元的右边缘与第二扩散中断的边缘之间，第二扩散中断在第二虚拟晶体管下方居中。第二单元包括跨越第二单元的左边缘与第三扩散中断的边缘之间的第三虚拟晶体管，第三虚拟晶体管跨越第二单元中的栅极间距的一半的距离；以及跨越第二单元的右边缘与第四扩散中断的边缘之间的第四虚拟晶体管，第四虚拟晶体管跨越第二单元中的栅极间距的一半的距离。第三单元包括跨越在所述第三单元的左边缘与第五扩散中断的边缘之间的第五虚拟晶体管，第五扩散中断在第五虚拟晶体管下方居中；以及第六虚拟晶体管，其跨越第三单元的右边缘与第六扩散中断的边缘之间，第六虚拟晶体管跨越第三单元中的栅极间距的一半的距离。第四单元包括跨越第四单元的左边缘与第七扩散中断的边缘之间的第七虚拟晶体管，第七虚拟晶体管跨越第四单元中的栅极间距的一半的距离；以及跨越第四单元的右边缘与第八扩散中断的边缘之间的第八虚拟晶体管，第八扩散中断在第八虚拟晶体管下方居中。将所选择单元定位到集成电路设计中。执行包括所选择的单元的集成电路设计的仿真。
15.在一个或多个实施例中，通过针对四个单元中的每个，确定与在集成电路设计中将相应单元定位为与另一单元相邻相关联的性能度量，来选择第一单元、第二单元、第三单元和第四单元中的一个单元。基于所确定的性能度量来选择单元以优化集成电路设计的一个或多个定时和功率约束。
16.在一个或多个实施例中，通过确定相应单元的一侧以定位另一单元来确定与定位相应单元相关联的性能度量。响应于确定将另一单元定位在相应单元的左边缘，访问与将另一单元定位在相应单元的左边缘相关联的模型。该模型包括性能度量。
17.在一个或多个实施例中，通过用所选择的单元替换集成电路设计内先前放置的单元，来将选择的单元定位到集成电路设计中。
18.在一个或多个实施例中，第一单元包括第一单扩散中断和第二单扩散中断，第一单扩散中断包括第一虚拟晶体管和第一扩散中断，第二单扩散中断包括第二虚拟晶体管和第二扩散中断。
19.在一个或多个实施例中，第二单元包括第一双扩散中断和第二双扩散中断，第一双扩散中断包括第三虚拟晶体管和第三扩散中断，第二双扩散中断包括第四虚拟晶体管和第四扩散中断。
20.在一个或多个实施例中，第三单元包括单扩散中断和双扩散中断，单扩散中断包括第五虚拟晶体管和第五扩散中断，双扩散中断包括第六虚拟晶体管和第六扩散中断。
21.在一个或多个实施例中，第四单元包括双扩散中断和单扩散中断，双扩散中断包括第七虚拟晶体管和第七扩散中断，单扩散中断包括第八虚拟晶体管和第八扩散中断。
附图说明
22.从以下给出的详细描绘和从本公开的实施例的附图将更全面地理解本公开。附图用于提供对本公开的实施例的知识和理解，而不将本公开的范围限制于这些特定实施例。此外，附图不必按比例绘制。
23.图1示出根据一个实施例的从单元生成的集成电路布局。
24.图2a描绘根据一个实施例的单扩散中断单元的顶级视图。
25.图2b描绘根据一个实施例的如图2a中所描绘的单扩散中断单元的横截面图。
26.图3a描绘根据一个实施例的双扩散中断单元的顶级视图。
27.图3b描绘根据一个实施例的如图3a中所描绘的双扩散中断单元的横截面图。
28.图4a描绘根据一个实施例的在左侧上具有单扩散中断的混合扩散中断单元的顶级视图。
29.图4b描绘根据一个实施例的如图4a中所描绘的在左侧上具有单扩散中断的混合扩散中断单元的横截面图。
30.图5a描绘根据一个实施例的在左侧上具有双扩散中断机制的混合扩散中断单元的顶视图。
31.图5b描绘根据一个实施例的在左侧上具有如图5a中所描绘的双扩散中断机制的混合扩散中断单元的横截面图。
32.图6a描绘根据一个实施例的彼此隔开一个栅极间距放置的单扩散中断单元的顶级视图。
33.图6b描绘根据一个实施例的如图6a中描绘的彼此隔开一个栅极间距放置的单扩散中断单元的横截面图。
34.图7a描绘根据一个实施例的彼此相邻的混合扩散中断单元的顶级视图。
35.图7b描绘根据一个实施例的如图7a中所描绘的彼此邻近的混合扩散中断单元的横截面图。
36.图8是示出根据至少一个实施例的用于设计集成电路的过程的流程图。
37.图9描绘根据一个实施例的在集成电路的设计和制造期间使用的各种过程的流程图。
38.图10描绘了本公开的实施例可以在其中操作的示例计算机系统的示图。
具体实施方式
39.本公开的方面涉及用于单元设计的混合扩散中断。实施例涉及具有各自扩散中断的各种类型的单元，包括sdb和ddb之间的两种中间变体。当执行基于单元的设计时，这些中间变体能够实现sdb和ddb的混合的更多样和更精细的粒度。sdb单元具有比ddb低的栅极输入电容，其可补偿一些性能的损失(例如，处理速度的损失)。此外，将sdb单元加宽一个栅极以匹配ddb面积可以增加单元示意图中晶体管的驱动，这可以进一步缩小与ddb的性能差距。因此，在相同设计中混合sdb和ddb单元，在其提供益处的地方使用ddb并且在别处使用sdb，提供了相对于仅使用sdb单元或ddb单元的设计的性能改进。
40.如参考图9所述的电子设计自动化(eda)系统可以生成集成电路的布局。在一个实施例中，eda系统接收单元库，其包括被设计成按行并排放置的一组单元。该组单元可以包
括标准单元和标准单元的修改版本。eda系统可以通过布置来自库的单元的实例来生成集成电路的布局的至少一部分。eda系统可以将单元的实例连接在一起以实现集成电路的期望的功能性。
41.eda系统可以生成网格布局设计。在网格化设计中，电路组件(诸如单元)的边缘与预定网格对准。在一些实施例中，布局的晶体管栅极在相邻栅极之间具有固定距离，其中该固定距离是栅极间距。栅极间距可以是预定栅极中的多个栅极单元。如本文所提及，术语栅极间距和栅极被用于描绘布局设计内的单元尺寸(例如，宽度)和单元布置(例如，单元边缘之间的距离)。
42.本文描绘的eda系统的实施例可以访问具有各自扩散中断机制的各种类型的单元。参考图2a－5b描绘了四种示例类型的单元。第一类型的单元在相对边缘(例如，左边缘和右边缘)处具有sdb，并且在本文中称为类型1单元。第二类型的单元在相对边缘处具有ddb并且在本文中称为类型2单元。第三类型和第四类型的单元在一个边缘处具有sdb，并且在相对的边缘处具有ddb。类型3单元是指在左边缘处具有sdb并且在右边缘处具有ddb的单元。类型4单元是指在左边缘处具有ddb并且在右边缘处具有sdb的单元。关于图6a－7b描绘了其中eda系统放置具有不同扩散中断的单元(例如，类型3和4单元)的示例配置，其可以被称为混合扩散中断。
43.eda系统可以访问具有内部扩散中断的单元的单元库，内部扩散中断采用sdb或连续扩散机制。eda系统可以将具有内部扩散中断的单元的宽度从与sdb相关联的最小宽度修改为栅极间距大一半的混合扩散中断单元(例如，图4a－5b中所示的单元)的宽度。eda系统还可以将单元的宽度从最小宽度修改为大于一个栅极间距的ddb单元(例如，图3a－3b中所示的单元)的宽度。因为eda系统使能宽度以粒度(例如，与整数个栅极间距相对)增加栅极间距的一半，这又使能性能速度在更精细的粒度下增加，所以eda系统改进了芯片级处的面积和性能的优化。
44.图1示出了根据一个实施例从单元生成的集成电路布局。集成电路布局100尤其包括单元101和111。将单元组织成单排并且采用混合扩散中断。单元可以在四个侧边或边缘上被界定并且表示任何一般单元，诸如反相器、nand栅极，nor栅极或触发器。尽管为了清楚起见简化了布局100，但是布局100可以包括未示出的附加单元。单元是指用于执行逻辑功能的逻辑单元。一个或多个单元可以被组合以形成物理单元。例如，多位单元的单个物理单元可以包括多个逻辑单位单元。
45.此外，在具有sdb和ddb的电路设计中，连续晶体管(例如，虚拟或有源晶体管)之间的距离可以是均匀的。例如，连续晶体管之间的距离可以相同。备选地，连续晶体管之间的距离不需要是均匀的。本文的图可以描绘连续晶体管之间的变化距离。例如，在图1中，连续晶体管105a和104之间的距离被描绘为连续晶体管104和105b之间的相同距离。然而，在连续的晶体管105b和115a之间存在不同的距离。备选地，所描绘的连续晶体管之间的距离可以是均匀的。例如，晶体管105b和115a之间的距离可以与104和105b之间的距离相同。
46.扩散中断是指从单元的第一边缘延伸到与单元的第一边缘相对的第二边缘的扩散区中的中断。例如，扩散区可以从单元101的边缘102延伸到边缘103。扩散中断可以分离相邻单元的有源区。例如，扩散中断107b可以分离单元101和111的有源区，其中有源区分别包含有源晶体管104和114。扩散中断107a可以将单元101与单元101的单元接触边缘102的
有源区分离。类似地，扩散中断117可以将单元111与单元111的单元接触边缘113的有源区分离。虚拟晶体管可以位于单元的边缘处并且将一个有源晶体管与附近的有源晶体管隔离。例如，虚拟晶体管105b和115a可以将有源晶体管104与有源晶体管114隔离。
47.两种类型的扩散中断通常被使用：单扩散中断(sdb)和双扩散中断(ddb)。在sdb中，中断被居中在虚拟晶体管下方。针对ddb，该中断在分隔相邻扩散区的一对虚拟晶体管中间被居中。图1中示出了示例ddb。扩散中断107b是ddb并且从一个虚拟晶体管延伸到下一个虚拟晶体管(例如，从虚拟晶体管105b延伸到虚拟晶体管115a)。图1还示出了示例性sdb。扩散中断107a是第一示例sdb，其中扩散中断107a被居中在虚拟晶体管105a下方。类似地，扩散中断117是被居中于虚拟晶体管115b下方的第二实例sdb。
48.布局100示出了具有混合扩散中断的单元101、111，混合扩散中断具有在单元的一个边缘处的sdb和在单元的相对边缘处的ddb的组合。即使ddb在一个边缘处而不是在两个边缘处，ddb也可以提供比sdb更高的性能速度。这可能是由于ddb的性能益处的性质主要来自于单元的一个边缘，而不是两侧处的ddb机制同等地有助于性能速度的增加。当布局中的区域是关键的但单元的性能是优先的时，eda系统可以使用具有混合扩散中断机制的单元以在一个边缘处从ddb获得大部分性能益处，而在另一边缘处使用sdb。因此，混合扩散中断使能eda系统平衡性能和面积益处两者，而不牺牲彼此的大部分。同时，eda系统可以通过在相对边缘处使用sdb来强调区域改进，或者通过在相对边缘处使用ddb来强调性能改进。
49.虽然eda系统可以使扩散中断机制可供用户选择，但是eda系统可以附加地或备选地确定采用哪种类型的扩散中断，基于各种设计参数进行确定。在一个实施例中，eda系统可以针对每个类型的扩散中断创建不同的单元布局。例如，eda系统可以为图2a－4b所示的每个单元创建四种不同的单元布局，每个单元布局在单元的相对边缘具有不同的扩散中断排列。
50.在另一实施例中，eda系统可以构造在相对边缘处具有sdb的类型1单元的布局(例如，图2a－2b)，以提供附加的布局自动化并且减少用户的设计工作。在一个示例中，系统将单元的右边缘处的类型1单元扩展栅极间距的一半，并且产生图4a－4b中所描绘的类型3单元。在另一示例中，系统将左边缘处的类型1单元扩展栅极间距的一半，从而产生图5a－5b中所描绘的类型4单元。在又一示例中，系统在左边缘和右边缘两者处延伸类型1单元以创建图3a－3b中的类型2单元。
51.在ic设计的块级处，eda系统可以在单元放置之后选择特定的单元类型，并且基于各种设计参数确定应该构造哪种单元类型。术语块级或单元级指的是eda工具上描绘两个或更多个单元的设计视图。eda系统可以提取sdb单元并且表征ic设计中sdb单元位置处的四个类型单元中的每个的定时和功率度量，捕获四个单元类型变体的性能度量，以确定应该选择哪种类型来改进ic设计的性能。当较大的ddb型布局不可能有更好的引脚位置时，或者单元的低使用率不保证附加的布局工作时，可以使用该方法。各种类型的扩散中断机制布局的可用性使能eda系统执行单元的这种放置后调谐。通过提供各种扩散中断机制类型和放置后调谐，eda系统提供了灵活适应用户布局设计要求的单元设计配置。
52.图2a和2b描绘了根据一个实施例的单扩散中断单元。图2a描绘了单元201的顶视图200a并且图2b描绘了单元201沿线210的横截面图200b。顶视图200a示出了单元201的有源晶体管204和虚拟晶体管205a和205b。参考线206a和206b(虚线)分别与虚拟晶体管205a
和205b下方的扩散中断的中心对准。横截面图200b示出了沿着线206a和206b以虚拟晶体管205a和205b为中心的扩散中断207a和207b。横截面图200b包括掺杂区220，其包括单元201的晶体管(例如，有源晶体管204)的掺杂源极和漏极。在图3b、4b、5b、6b和7b的横截面图中类似地描绘掺杂区。
53.单元201包括位于单元201一侧处的左边缘202和位于单元201另一侧处的右边缘203。有源晶体管204执行指定功能(例如，处理、功率门控、高速缓存等)。虽然只有一个晶体管被描绘为被包括在单元201中，但是单元201可以包括多个有源晶体管。此外，有源晶体管204可以不位于单元201的中心，并且可以向单元201的左侧或右侧偏移。虽然图3a－7b中所示的单元201和其它单元被示为具有一个有源晶体管以提高清晰度，但是单元可以包括多个有源晶体管。单元201的有源晶体管204可以使用扩散中断207a和207b(例如，在ic设计过程的单元放置期间和之后)与邻近单元的有源晶体管分离。
54.单元201是类型1单元，其中在边缘202和203两者处都提供单扩散中断。第一sdb包括虚拟晶体管205a和扩散中断207a。第二sdb包括虚拟晶体管205b和扩散中断207b。虚拟晶体管205a和扩散中断207a被居中于边缘202处。虚拟晶体管205b和扩散中断207b被居中于边缘203处。类型1的单元可以具有整数个栅极间距的宽度。
55.图3a和3b示出了根据一个实施例的双扩散中断单元。图3a描绘了单元301的顶视图300a并且图3b描绘了单元301沿线310的横截面图300b。顶视图300a示出了单元301的有源晶体管304和虚拟晶体管305a和305b。参考线306a和306b(虚线)分别与虚拟晶体管305a和305b下方的扩散中断的中心对准。横截面视图300b示出了分别在边缘302和303处居中的扩散中断307a和307b。在一些实施例中，在一个或多个边缘处具有ddb的单元，诸如单元301，可以具有邻接单元边缘的扩散中断。例如，尽管扩散中断307a被描绘为延伸超过边缘302，但是单元301的布局(例如，在ic设计期间由eda系统访问)可以不延伸超过边缘302和303。因此，扩散中断307a可以邻接边缘302，并且扩散中断307b可以邻接边缘303。
56.单元301包括位于单元301一侧处的左边缘302和位于单元301另一侧处的右边缘303。单元301的有源晶体管304可以使用扩散中断307a和307b(例如，在ic设计过程的单元放置期间及之后)与邻近单元的有源晶体管分离。单元301是类型2单元，其中在边缘302和303两者处都提供双扩散中断。第一ddb包括虚拟晶体管305a和扩散中断307a。第二ddb包括虚拟晶体管305b和扩散中断307b。类型2单元可以具有分别位于其左边缘及右边缘内栅极间距的一半的虚拟晶体管。虚拟晶体管305a可以在扩散中断307a的边缘上方居中，其中扩散中断307a从边缘302跨越单元301内的栅极间距的一半。类似地，虚拟晶体管205b可以在扩散中断207b的边缘上方居中，其中扩散中断307b从边缘303跨越单元301内的栅极间距的一半。
57.类型2单元可以具有整数个栅极间距的宽度。类型2单元可以是比类型1单元宽至少一个栅极间距。在一些实施例中，类型2单元具有比类型1单元宽一个栅极间距的宽度，这是通过在类型1单元的左边缘和右边缘上具有宽栅极间距的一半的宽度来实现的。与单扩散中断的宽度相比，这种宽度的增加可以适应双扩散中断的增加的宽度。
58.图4a和4b示出了根据一个实施例在左侧具有单扩散中断的混合扩散中断单元。图4a描绘了单元401的顶视图400a，并且图4b描绘了单元401沿线410截取的横截面图400b。顶视图400a示出了单元401的有源晶体管404和虚拟晶体管405a和405b。参考线406a和406b
(虚线)分别与虚拟晶体管405a和405b下方的扩散中断的中心对准。横截面图400b示出了沿线406a以虚拟晶体管405a为中心的扩散中断407a。扩散中断407b位于虚拟晶体管405b下方，并且居中于单元401的线406b处。
59.单元401包括位于单元401一侧处的左边缘402和位于单元401另一侧处的右边缘403。单元401的有源晶体管404可以使用扩散中断407a和407b(例如，在ic设计过程的单元放置期间及之后)与邻近单元的有源晶体管分离。由于在左边缘402处存在单扩散中断并且在右边缘403处存在双扩散中断，所以单元401在本文中称为类型3单元。sdb包括虚拟晶体管405a和扩散中断407a。ddb包括虚拟晶体管405b和扩散中断407b。
60.类型3单元可以具有定位在单元的一个边缘处的一个虚拟晶体管和定位在单元的相对边缘内栅极间距的一半处的另一虚拟晶体管。例如，虚拟晶体管405a和扩散中断407a位于边缘402处的中心。虚拟晶体管405a跨越在边缘402和扩散中断407a的边缘之间。虚拟晶体管405b可以在扩散中断407b的边缘上方居中，其中扩散中断407b从边缘403跨越单元401内的栅极间距的一半。虚拟晶体管405b跨越在边缘403与扩散中断407b的边缘(例如，与晶体管405b的中心对准的边缘)之间。因此，虚拟晶体管405b的中心距边缘403为栅极间距的一半，并且跨越单元401中栅极间距的一半的距离或宽度。
61.类型3单元可以具有大于整数个栅极间距的一半栅极间距的宽度。在一些实施例中，ddb在单元的一个边缘处的中心距单元中心的宽度是sdb在相对边缘处的中心距单元中心的宽度的一半。例如，边缘403比边缘402离单元401的中心(例如，在晶体管404的中心处)远栅极间距的一半。
62.图5a和5b描绘了根据一个实施例的在左侧上具有双扩散中断机制的混合扩散中断机制单元。图5a描绘了单元501的顶视图500a，并且图5b描绘了单元501沿线510的横截面图500b。顶视图500a示出了单元501的有源晶体管504和虚拟晶体管505a和505b。参考线506a和506b(虚线)分别与虚拟晶体管505a和505b下方的扩散中断的中心对准。横截面图500b示出了在虚拟晶体管505a下面的扩散中断507a，并且其被居中于单元501的线506a处。扩散中断507b沿线506b以虚拟晶体管505b为中心。
63.单元501包括位于单元501一侧处的左边缘502和位于单元501另一侧处的右边缘503。单元501的有源晶体管504可以使用扩散中断507a和507b(例如，在ic设计过程的单元放置期间和之后)与相邻单元的有源晶体管分离。由于在左边缘502处存在双扩散中断并且在右边缘503处存在单扩散中断，所以单元501在本文中被称为类型4单元。ddb包括虚拟晶体管505a和扩散中断507a。sdb包括虚拟晶体管505b和扩散中断507b。
64.类似于类型3单元(例如，图4a和4b的单元401)，诸如单元501的类型4单元在一个边缘处具有sdb而在另一个边缘处具有ddb。例如，虚拟晶体管505a在扩散中断507a的边缘上方居中，其中扩散中断507a从边缘502跨越单元501内的栅极间距的一半。虚拟晶体管505a跨越在边缘502与扩散中断507a的边缘之间。因此，虚拟晶体管505a的中心距边缘502为栅极间距的一半并且跨越单元501中栅极间距的一半的距离。虚拟晶体管505b和扩散中断507b被居中于边缘503处。类似于类型3单元，由于具有ddb的单元边缘的宽度比具有距单元的中心sdb的边缘宽栅极间距的一半，类型4的单元可以具有比整数个栅极间距大栅极间距的一半的宽度。例如，边缘502比边缘503离单元501的中心(例如在晶体管504的中心处)远栅极间距的一半。
65.图6a和6b描绘了根据一个实施例的彼此隔开一个栅极间距的两个单扩散中断单元的布置。eda系统可以访问单元库以在ic设计布局中彼此相邻放置。该库可以包括参考图2a－5b描绘的类型1－4的单元。eda系统可以将单元放置成彼此邻接(例如，一个单元的边缘被放置成与相邻单元的边缘相距零栅极间距)。在一些实施例中，eda系统可以将单元彼此隔开至少一个栅极间距。例如，如图6a和6b所示，eda系统可以通过宽度为一个栅极间距的间隔608来放置类型1单元。
66.类似于单元201，单元601和611是在单元的两个边缘处具有sdb的类型1单元。图6a示出了单元601和611的顶视图600a，并且图4b示出了单元601和611沿线610处的横截面图400b。顶视图600a示出单元601的有源晶体管604和虚拟晶体管605a和605b以及单元611的有源晶体管614和虚拟晶体管615a和615b。参考线606a、606b、616a和616b(虚线)分别与虚拟晶体管605a、605b、615a和615b下方的扩散中断的中心对准。横截面图600b示出了扩散中断607a、607b、617a和617b，其分别以沿线606a、606b、616a和616b的虚拟晶体管605a、605b、615a和615b为中心。
67.单元601包括在单元601一侧处的左边缘602和在单元601另一侧处的右边缘603。单元611包括位于单元611一侧处的左边缘612和位于单元611另一侧处的右边缘613。单元601的有源晶体管604通过扩散中断607b和617a与相邻单元611的有源晶体管614分离。第一sdb包括虚拟晶体管606a和扩散中断607a，第二sdb包括虚拟晶体管606b和扩散中断607b，第三sdb包括虚拟晶体管616a和扩散中断617a，并且第四sdb包括虚拟晶体管606d和扩散中断617b。
68.在一些实施例中，eda系统可以接收具有仅类型1的扩散中断的单元库(即，没有用于ddb或混合扩散中断机制单元的独特布局的库)。eda系统可以将类型1单元隔开预定距离放置并且修改所放置单元的类型。例如，eda系统将单元601和611隔开一个栅极间距，并且可以将单元601或611中的一个或多个单元修改为备选单元类型(例如，单元类型2－4)。因为eda系统将单元601和611放置成隔开一个栅极间距，所以eda系统允许单元之间有足够的空间以分别在边缘603和612处扩展单元601和611的宽度，并且改变单元类型。参考图7a和7b描绘示例性修改。
69.图7a和7b描绘了根据一个实施例的彼此相邻的混合扩散中断机制单元的布置。类似于单元401，单元701是类型3单元，其在单元的左边缘(边缘702)处具有sdb，并且在单元的右边缘(边缘703)处具有ddb。类似于单元501，单元711是类型4单元，在单元的左边缘(边缘712)处具有ddb，并且在单元的右边缘(边缘713)处具有sdb。图7a描绘了单元701和711的顶视图700a，并且图7b示出了在线710处单元701和711的横截面图700b。顶视图700a示出了单元701的有源晶体管704和虚拟晶体管705a和705b以及单元711的有源晶体管714和虚拟晶体管715a和715b。参考线706a、706b及716(虚线)分别与虚拟晶体管705a、705b、715a及715b下方的扩散中断的中心对准。横截面图700b示出了分别以虚拟晶体管705a和715b为中心的扩散中断707a和717，以及在虚拟晶体管705b和715a下面的扩散中断707b。扩散中断707b也被居中于单元701和717的邻接边缘703和712处。
70.eda系统可以访问包括如本文所述的类型1－4的单元的不同布局的单元库。例如，eda系统可以访问并且将类型3单元放置于另一类型4单元旁边。在一些实施例中，eda系统最初可以放置具有仅类型1的扩散中断机制的单元。eda系统可以访问具有所有单元类型的
上述库，最初使用类型1单元，或者访问具有仅属于类型1的扩散中断机制的库。eda系统可以将类型1单元放置成隔开预定距离(例如，如图6a和6b中所示的一个栅极间距)并且在放置之后修改单元类型。例如，eda系统将两个类型1单元放置为一个栅极间距，第一单元在第二单元的左侧，并且将第一单元修改为类型3单元，并且将第二单元修改为类型4单元。单元701和711可以是上述任一示例放置方法的结果。
71.在修改类型1单元的一个实施例中，eda系统用另一类型的单元替换类型1单元。例如，eda系统用单元701代替单元601，并且用单元711代替单元611。在修饰类型1单元的另一个实施例中，eda系统移动类型1单元的一个或多个扩散中断。例如，eda系统将扩散中断607b移离单元601的中心，使得扩散中断607b的边缘在线606b处与虚拟晶体管605b的中心对准。在此示例中，eda系统还可以将扩散中断617a移离单元611的中心，使得扩散中断617a的边缘在线616a处与虚拟晶体管615a的中心对准。
72.eda系统可以选择在ic设计的布局中使用类型1－4中的哪一个。在一个实施例中，针对四种单元类型中的每个，eda系统确定与将对应单元定位在ic设计中的另一单元附近相关联的性能度量。性能度量可以涉及扩散中断的影响，其不利地影响诸如延迟、回转、动态功率或泄漏或放置于其附近的单元之类的度量。在确定性能度量的一个实施例中，eda系统确定四个单元类型中的一个的单元将被放置的目标单元的一侧。eda系统可以访问四种单元类型中的每个的模型以及放置该单元的目标单元的边。该模型可以是降额表。例如，eda系统访问对应于将类型3单元定位在目标单元右侧处的降额表。使用这些模型，eda系统评估对应于放置特定扩散中断机制类型的单元的性能度量。eda系统可以基于所确定的性能度量从四种单元类型中选择单元。因此，eda系统可以优化ic设计的定时或功率限制。
73.图8是示出根据一个实施例的用于设计集成电路的过程800的流程图。eda系统可以执行过程800。在802处，eda系统可以从第一单元、第二单元、第三单元和第四单元中选择一个单元。第一单元可以是类型1单元，第二单元可以是类型2单元，第三单元可以是类型3单元，并且第四单元可以是类型4单元。在一个示例中，eda系统在ic设计布局中将两个单元彼此相邻地放置，其中在单元之间留下间隙(即，没有其它单元被水平地放置在两个单元之间的一个栅极间距)，并且单元中的至少一个包括扩散中断。eda系统可以通过修改单元的类型来执行两个单元的放置后调谐。例如，在802处，eda系统可以选择类型3单元来代替布局中的类型1单元。在一个实施例中，在802处，在确定与布局中定位四个单元中的每个相关联的性能度量之后，eda系统可以选择四个单元中的一个单元。例如，eda系统可以确定通过用每种备选类型(例如，类型2－4)替换类型1单元而导致的性能速度的相应增加或降低。eda系统可以确定类型3单元增加了ic设计的性能速度。
74.在804处，eda系统将所选择的单元定位到集成电路设计中。例如，在804处，eda系统将类型3单元定位在布局上与类型1单元相同的位置的中心。在806处，eda系统执行包括所选择的单元的集成电路设计的仿真。在806处，eda系统可以执行ic设计布局的行为的晶体管仿真、网表的逻辑行为的逻辑仿真、硬仿真或任何其它合适的ic仿真，以复制具有包括所选择的单元的布局的电路的行为。
75.上面参考图8描绘的过程和步骤顺序仅仅是说明性的。例如，在进行到执行806仿真之前，可以重复选择802和定位804的过程。
76.图9示出了在诸如集成电路的制品的设计、验证和制造期间使用的一组示例性过
程900，以变换和验证表示集成电路的设计数据和指令。这些过程中的每个都可以被构造和使能为多个模块或操作。术语“eda”表示术语“电子设计自动化”。这些过程开始于创建具有由设计者提供的信息的产品概念910，该信息被变换以创建使用一组eda过程912的制品。当设计完成时，设计被流片934，其是当集成电路的图形(例如几何图案)被发送到制造设备以制造掩模组时，掩模组然后被用于制造集成电路。在流片之后，制造半导体裸片936，并且执行封装和组装过程938以产生完成的集成电路940。
77.电路或电子结构的规格范围可以从低级晶体管材料布局到高级描绘语言。使用诸如vhdl、verilog、systemverilog、systemc、myhdl或openvera的硬件描绘语言(“hdl”)，高级表示可以被用于设计电路和系统。hdl描绘可以被变换为逻辑级寄存器传送级(
‘
rtl’)描绘、门级描绘、布局级描绘或掩码级描绘。更详细描绘的每个较低表示级别将更多有用的细节添加到设计描绘中，例如，包括该描绘的模块的更多细节。更详细描绘的较低级表示可以由计算机生成，从设计库导出，或由另一设计自动化过程创建。用于指定更详细描述的较低级表示语言的规范语言的示例是spice，其用于具有许多仿真组件的电路的详细描述。在每个表示级别上的描述能够由该层的对应工具(例如，形式验证工具)使用。设计过程可以使用图9所示的顺序。所描绘的过程由eda产品(或工具)使能。
78.在系统设计914期间，指定待制造的集成电路的功能性。可以针对诸如功耗、性能、面积(物理和/或代码行)和成本降低等期望特性来优化设计。在此阶段处可以将设计划分为不同类型的模块或组件。
79.在逻辑设计和功能验证916期间，以一种或多种描绘语言指定电路中的模块或组件，并且检查规范的功能准确性。例如，可以验证电路的组件以生成与所设计的电路或系统的规范要求相匹配的输出。功能验证可以使用仿真器和其他程序，诸如测试台生成器、静态hdl检验器和正式验证器。在一些实施例中，被称为“仿真器”或“原型系统”的组件的特定系统被用于加速功能验证。
80.在测试918的合成和设计期间，hdl代码被转换为网表。在一些实施例中，网表可以是图形结构，其中图形结构的边缘表示电路的组件，而图形结构的节点表示组件如何互连。hdl代码和网表两者都是可以分级制品，eda产品可以使用它们来验证集成电路在制造时按照指定的设计执行。可以针对目标半导体制造技术优化网表。此外，可以测试完成的集成电路以验证该集成电路满足规范的要求。
81.在网表验证920期间，检查网表是否符合定时约束以及是否符合hdl代码。在设计规划922期间，针对定时和顶层布线构造和分析集成电路的总体平面布置图。
82.在布局或物理实现924期间，发生物理放置(诸如晶体管或电容器的电路组件的定位)和布线(通过多个导体连接电路组件)，并且可以执行从库中选择单元以使能特定逻辑功能。如本文中所使用，术语“单元”可以指定提供布尔逻辑功能(例如，and、or、not、xor)或存储功能(例如，触发器或锁存器)的一组晶体管、其它组件及互连。如本文所使用的，电路“块”可以指两个或更多个单元。单元和电路块都可以被称为模块或组件，并且被实现为物理结构和仿真。针对所选择的单元指定参数(基于“标准单元”)，例如尺寸，并且在数据库中进行访问，以供eda产品使用。
83.在分析和提取926期间，在布局级处验证电路功能，这允许改进布局设计。在物理验证928期间，检查布局设计以确保制造约束是正确的，诸如drc约束、电约束、光刻约束，并
且电路装置功能匹配hdl设计规范。在分辨率增强930期间，布局的几何形状被转换以改进如何制造电路设计。
84.在流片期间，创建数据以用于(如果适当的话，在应用光刻增强之后)生产光刻掩模。在掩模数据准备932期间，“流片”数据被用于产生光刻掩模，其被用于产生成品集成电路。
85.计算机系统(诸如图10的计算机系统1000或图9的主机系统907)的存储子系统可以被用于存储由本文描述的一些或者全部eda产品所使用的程序和数据结构，以及用于开发库单元和用于使用库的物理和逻辑设计的产品。
86.图10示出了计算机系统1000的示例性机器，在该机器内可以执行用于使该机器执行本文讨论的任何一个或多个方法的一组指令。在备选的实现中，机器可以被连接(例如，被联网)到lan、内联网、外联网和/或因特网中的其它机器。机器可以在客户端－服务器网络环境中的服务器或客户端机器的能力下操作，作为对等(或分布式)网络环境中的对等机器，或者作为云计算基础设施或环境中的服务器或客户端机器。
87.该机器可以是个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥、或能够执行指定该机器要采取的动作的一组指令(顺序的或其它的)的任何机器。此外，虽然示出了单个机器，但是术语“机器”还应当被理解为包括单独地或联合地执行一组(或多组)指令以执行本文讨论的任何一个或多个方法的机器的任何集合。
88.示例计算机系统1000包括经由总线1030彼此通信的处理设备1002、主存储器1004(例如，只读存储器(rom)、闪存、诸如同步dram(sdram)的动态随机存取存储器(dram)、静态存储器1006(例如，闪存、静态随机存取存储器(sram)等)和数据存储设备1018。
89.处理设备1002表示一个或多个处理器，诸如微处理器、中央处理单元等。更具体地，处理设备可以是复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器、或实现其它指令集的处理器、或实现指令集组合的处理器。处理设备1002还可以是一个或多个专用处理设备，诸如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理设备1002可以被配置为执行指令1026，用于执行本文描绘的操作和步骤。
90.计算机系统1000还可以包括通过网络1020进行通信的网络接口设备1008。计算机系统1000还可以包括视频显示单元1010(例如，液晶显示器(lcd)或阴极射线管(crt))、字母数字输入设备1012(例如，键盘)、光标控制设备1014(例如，鼠标)、图形处理单元1022、信号生成设备1016(例如，扬声器)、图形处理单元1022、视频处理单元1028和音频处理单元1032。
91.数据存储设备1018可以包括机器可读存储介质1024(也被称为非瞬态计算机可读介质)，在其上存储了一个或多个指令集1026或实现本文描述的任何一个或多个方法或功能的软件。在计算机系统1000执行指令1026期间，指令1026也可以完全或至少部分地驻留在主存储器1004内和/或处理设备1002内，主存储器1004和处理设备1002也构成机器可读存储介质。
92.在一些实现中，指令1026包括实现与本公开相对应的功能的指令。虽然机器可读存储介质1024在示例实现中示出为单个介质，但是术语“机器可读存储介质”应当被理解为
包括存储一个或多个指令集的单个介质或多个介质(例如，集中式或分布式数据库，和/或相关联的高速缓存和服务器)。术语“机器可读存储介质”还应当被理解为包括能够存储或编码用于由机器执行的指令集并且使得机器和处理设备1002执行本公开的任何一个或多个方法的任何介质。因此，术语“机器可读存储介质”应被理解为包括但不限于固态存储器、光学介质和磁性介质。
93.前面的详细描述的某些部分是根据对计算机存储器内的数据位的操作的算法和符号表示来呈现的。这些算法描绘和表示是数据处理领域的技术人员用来最有效地将他们工作的实质传达给本领域的其他技术人员的方式。算法可以是导致期望结果的操作序列。操作是需要物理量的物理操纵的那些操作。这些量可以采取能够被存储、组合、比较和以其他方式操纵的电或磁信号的形式。这种信号可以被称为位、值、元素、符号、字符、项、数字等。
94.然而，应当记住，所有这些和类似的术语将与适当的物理量相关联，并且仅仅是应用于这些量的方便标记。除非特别声明，否则如从本公开显而易见的，应当理解，在整个说明书中，某些术语是指计算机系统或类似的电子计算设备的动作和过程，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵和转换为类似地表示为计算机系统存储器或寄存器或其他这样的信息存储设备内的物理量的其他数据。
95.本公开还涉及一种用于执行本文的操作的装置。该装置可以为了预期目的而专门构造，或者它可以包括由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。这种计算机程序可以存储在计算机可读存储介质中，例如但不限于，包括软盘、光盘、cd－rom和磁光盘的任何类型的盘、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡，或者适合于存储电子指令的任何类型的介质，每个耦合到计算机系统总线。
96.本文给出的算法和显示并不固有地涉及任何特定的计算机或其它装置。根据本文的教导，各种其它系统可以与程序一起使用，或者可以证明构造更专用的装置来执行该方法是方便的。此外，不参考任何特定编程语言来描述本公开。应当了解，可以使用多种编程语言来实现本文所描绘的本发明的教示。
97.本公开可以被提供为计算机程序产品或软件，其可以包括其上存储有指令的机器可读介质，指令可以用于对计算机系统(或其他电子设备)编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质，诸如只读存储器(“rom”)、随机存取存储器(“ram”)，磁盘存储介质、光存储介质、闪存设备等。
98.在前述公开中，已经参考其特定示例实现描绘了本公开的实现。显然，在不脱离如以下权利要求中阐述的本公开的实现的更宽精神和范围的情况下，可以对其进行各种修改。在本公开以单数形式提及一些元件的情况下，可以在附图中描绘多于一个元件，并且相同的元件用相同的数字标记。因此，本公开和附图被认为是说明性的而不是限制性的。

技术特征：
1.一种存储用于设计集成电路的单元的数字表示的非瞬态计算机可读介质，所述单元包括：第一边缘；第二边缘，所述第二边缘位于所述第一边缘的相对侧处；第一虚拟晶体管，跨越在所述单元的所述第一边缘与第一扩散中断的边缘之间虚拟晶体管，所述第一扩散中断在所述第一虚拟晶体管下方居中；以及第二虚拟晶体管，跨越在所述单元的所述第二边缘与第二扩散中断的边缘之间虚拟晶体管，所述第二虚拟晶体管跨越所述单元中的栅极间距的一半的距离。2.根据权利要求1所述的非瞬态计算机可读介质，其中所述第一虚拟晶体管和所述第一扩散中断形成单扩散中断。3.根据权利要求1或2所述的非瞬态计算机可读介质，其中所述第二扩散中断将所述单元内的扩散区与邻近单元的扩散区隔离，所述第二扩散中断居中于所述第二虚拟晶体管与所述邻近单元的虚拟晶体管之间的中间。4.根据权利要求3所述的非瞬态计算机可读介质，其中所述第二虚拟晶体管、所述邻近单元的所述虚拟晶体管和所述第二扩散中断形成双扩散中断。5.根据权利要求1至4中任一项所述的非瞬态计算机可读介质，其中所述第一扩散中断以所述单元的所述第一边缘为中心。6.根据权利要求1至5中任一项所述的非瞬态计算机可读介质，其中所述第二扩散中断邻接所述单元的所述第二边缘。7.根据权利要求1至6中任一项所述的非瞬态计算机可读介质，其中所述第二虚拟晶体管在所述第二扩散中断的边缘上方居中。8.根据权利要求1至7中任一项所述的非瞬态计算机可读介质，其中所述单元具有比栅极间距的整数数目大的栅极间距的一半的宽度。9.一种用于设计集成电路设计的方法，所述方法包括：选择第一单元、第二单元、第三单元或第四单元中的一个单元，其中：所述第一单元包括：第一虚拟晶体管，所述第一虚拟晶体管跨越在所述第一单元的左边缘与第一扩散中断的边缘之间，所述第一扩散中断在所述第一虚拟晶体管下方居中；以及第二虚拟晶体管，所述第二虚拟晶体管跨越在所述第一单元的右边缘与第二扩散中断的边缘之间，所述第二扩散中断在所述第二虚拟晶体管下方居中，所述第二单元包括：第三虚拟晶体管，所述第三虚拟晶体管跨越在所述第二单元的左边缘与第三扩散中断的边缘之间，所述第三虚拟晶体管跨越所述第二单元中的栅极间距的一半的距离；以及第四虚拟晶体管，所述第四虚拟晶体管跨越在所述第二单元的右边缘与第四扩散中断的边缘之间，所述第四虚拟晶体管跨越所述第二单元中的栅极间距的一半的距离，所述第三单元包括：第五虚拟晶体管，所述第五虚拟晶体管跨越在所述第三单元的左边缘与第五扩散中断的边缘之间，所述第五扩散中断在所述第五虚拟晶体管下方居中；以及第六虚拟晶体管，所述第六虚拟晶体管跨越在所述第三单元的右边缘与第六扩散中断
的边缘之间，所述第六虚拟晶体管跨越所述第三单元中的栅极间距的一半的距离，以及所述第四单元包括：第七虚拟晶体管，所述第七虚拟晶体管跨越在所述第四单元的左边缘与第七扩散中断的边缘之间，所述第七虚拟晶体管跨越所述第四单元中的栅极间距的一半的距离；以及第八虚拟晶体管，所述第八虚拟晶体管跨越在所述第四单元的右边缘与第八扩散中断的边缘之间，所述第八扩散中断在所述第八虚拟晶体管下方居中；将所选择的所述单元定位到所述集成电路设计中；以及执行包括所选择的所述单元的所述集成电路设计的仿真。10.根据权利要求9所述的方法，其中选择所述第一单元、所述第二单元、所述第三单元和所述第四单元中的一个单元包括：针对所述四个单元中的每个单元，确定与将在所述集成电路设计中的所述相应单元定位成与另一单元相邻相关联的性能度量；以及基于所确定的所述性能度量来选择所述单元，以优化所述集成电路设计的定时和功率约束中的一项或多项。11.根据权利要求10所述的方法，其中确定与将在所述集成电路设计中的所述相应单元定位成与所述另一单元相邻相关联的性能度量包括：确定所述相应单元的一侧以定位所述另一单元；以及响应于确定将所述另一单元定位在所述相应单元的左边缘处，访问与将所述另一单元定位在所述相应单元的左边缘处相关联的模型，所述模型包括所述性能度量。12.根据权利要求9至11中任一项所述的方法，其中将所选择的所述单元定位到所述集成电路设计中包括：用所选择的所述单元替换所述集成电路设计内的先前放置的单元。13.根据权利要求9至12中任一项所述的方法，其中所述第一单元包括第一单扩散中断和第二单扩散中断，所述第一单扩散中断包括所述第一虚拟晶体管和所述第一扩散中断，所述第二单扩散中断包括所述第二虚拟晶体管和所述第二扩散中断。14.根据权利要求9至13中任一项所述的方法，其中所述第二单元包括第一双扩散中断和第二双扩散中断，所述第一双扩散中断包括所述第三虚拟晶体管和所述第三扩散中断，所述第二双扩散中断包括所述第四虚拟晶体管和所述第四扩散中断。15.根据权利要求9至14中任一项所述的方法，其中所述第三单元包括单扩散中断和双扩散中断，所述单扩散中断包括所述第五虚拟晶体管和所述第五扩散中断，所述双扩散中断包括所述第六虚拟晶体管和所述第六扩散中断。16.根据权利要求9至15中任一项所述的方法，其中所述第四单元包括双扩散中断和单扩散中断，所述双扩散中断包括所述第七虚拟晶体管和所述第七扩散中断，所述单扩散中断包括所述第八虚拟晶体管和所述第八扩散中断。17.一种至少部分地从单元实例化的集成电路，所述单元包括：第一边缘；第二边缘，所述第二边缘位于所述第一边缘的相对侧处；第一虚拟晶体管，所述第一虚拟晶体管跨越在所述单元的所述第一边缘与第一扩散中断的边缘之间，所述第一扩散中断在所述第一虚拟晶体管下方居中；以及第二虚拟晶体管，所述第二虚拟晶体管跨越在所述单元的所述第二边缘与第二扩散中
断的边缘之间，所述第二虚拟晶体管跨越所述单元中的栅极间距的一半的距离。18.根据权利要求17所述的集成电路，其中所述第一虚拟晶体管和所述第一扩散中断形成单扩散中断。19.根据权利要求17或18所述的集成电路，其中所述第二扩散中断将所述单元内的扩散区与邻近单元的扩散区隔离，所述第二扩散中断居中于所述第二虚拟晶体管与所述邻近单元的虚拟晶体管之间的中间。20.根据权利要求19所述的集成电路，其中所述第二虚拟晶体管、所述邻近单元的所述虚拟晶体管和所述第二扩散中断形成双扩散中断。

技术总结
使用包括混合扩散中断的单元(101,111)来设计集成电路布局(100)。每个单元(101,111)具有第一边缘和第二边缘(102,103)，其中第二边缘与第一边缘相对。单元具有跨越在单元的第一边缘与第一扩散中断的边缘之间的第一虚拟晶体管。第一扩散中断可以位于第一虚拟晶体管(105a)下方的中心。第一虚拟晶体管(105a)和第一扩散中断可以形成单扩散中断。附加地，单元具有跨越在单元的第二边缘与第二扩散中断的边缘之间的第二虚拟晶体管(105b)。第二虚拟晶体管(105b)可以跨越栅极间距的一半的距离进入单元并且以第二边缘上为中心。第二虚拟晶体管和第二扩散中断可以形成双扩散中断。管和第二扩散中断可以形成双扩散中断。管和第二扩散中断可以形成双扩散中断。


技术研发人员：D
受保护的技术使用者：美商新思科技有限公司
技术研发日：2021.09.13
技术公布日：2023/9/7