一种阶梯栅极碳化硅MOSFET及其制备方法、芯片与流程

一种阶梯栅极碳化硅mosfet及其制备方法、芯片
技术领域
1.本技术属于半导体技术领域，尤其涉及一种阶梯栅极碳化硅mosfet及其制备方法、芯片。


背景技术：

2.金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)是一种可以广泛使用在模拟电路与数字电路的场效晶体管，mosfet依照其"通道"(工作载流子)的极性不同，可分为"n型"与"p型"的两种类型，通常又称为nmosfet与pmosfet。沟槽栅mosfet相较于平面栅mosfet，其沟槽结构屏蔽了器件导通电阻中的结型场效应晶体管(junction field-effect transistor，jfet)电阻，从而降低器件导通电阻。
3.然而，沟槽栅结构应用在第三代半导体碳化硅mosfet上，出现了刻蚀困难的问题，较大的深宽比沟槽对于碳化硅器件的刻蚀工艺来说，是非常困难的，而过浅的沟槽会导致mosfet产生短沟道效应。


技术实现要素：

4.本技术的目的在于提供一种阶梯栅极碳化硅mosfet及其制备方法、芯片，可以解决目前的碳化硅mosfet存在刻蚀困难、沟槽过浅的问题。
5.本技术实施例第一方面提供了一种阶梯栅极碳化硅mosfet，所述阶梯栅极碳化硅mosfet包括：
6.n型碳化硅衬底层；
7.漏极，形成于所述n型碳化硅衬底层背面；
8.n型漂移区，形成于所述n型碳化硅衬底层正面；所述n型漂移区为凸形结构；
9.p型阱区，形成于所述n型漂移区的凸起部上；
10.第一p型掺杂区、第二p型掺杂区，分别形成于所述n型漂移区的凸起部的两侧；
11.栅极层，位于所述第一p型掺杂区与所述p型阱区之间；
12.n型重掺杂区，形成于所述第二p型掺杂区上；
13.栅极介质层，用于包裹所述栅极层，且将所述栅极层与所述第一p型掺杂区、所述p型阱区、所述n型重掺杂区进行隔离；
14.源极，覆盖于所述栅极介质层、所述第一p型掺杂区以及所述n型重掺杂区上的部分区域；
15.其中，所述栅极层的宽度在所述n型漂移区向所述源极的方向上逐渐增加。
16.在一个实施例中，所述栅极层为阶梯结构，所述阶梯结构至少包括三级阶梯。
17.在一个实施例中，所述阶梯结构中相邻的阶梯的宽度相同。
18.在一个实施例中，所述阶梯结构中相邻的阶梯的高度相同。
19.在一个实施例中，所述阶梯结构中的顶层阶梯的上表面位于所述第一p型掺杂区和所述n型重掺杂区的上表面所在水平面的上方。
20.在一个实施例中，所述栅极层与所述p型阱区之间的界面为阶梯形，且所述栅极层与所述p型阱区之间的栅极介质层为阶梯结构。
21.在一个实施例中，所述源极呈凹形结构，所述源极的凹形侧部分别与所述第一p型掺杂区和所述n型重掺杂区接触。
22.在一个实施例中，所述n型重掺杂区的宽度大于所述第二p型掺杂区的宽度。
23.本技术实施例第二方面还提供了一种阶梯栅极碳化硅mosfet的制备方法，所述制备方法包括：
24.在n型碳化硅衬底层的背面形成漏极，在n型碳化硅衬底层的正面形成n型漂移区，并通过在所述n型漂移区的两侧注入p型杂质形成第一p型掺杂区、第二p型掺杂区，得到凸形结构的所述n型漂移区；
25.对所述n型漂移区的凸起部区域注入p型杂质形成p型阱区；
26.在所述第二p型掺杂区上形成n型重掺杂区；
27.对所述p型阱区和所述第一p型掺杂区进行刻蚀形成第一栅极沟槽；所述第一栅极沟槽深入至所述n型漂移区，且所述第一栅极沟槽的底部呈阶梯形；
28.在所述第一栅极沟槽、所述p型阱区、所述第一p型掺杂区以及所述n型重掺杂区上淀积栅极介质材料形成栅极介质层；
29.淀积栅极材料以在所述第一栅极沟槽形成栅极层，并对所述栅极层进行刻蚀处理保留所述第一栅极沟槽上方的栅极材料；
30.再次淀积栅极介质材料，并对淀积的栅极介质材料进行刻蚀处理，形成包裹所述栅极层的栅极介质层；其中，所述栅极介质层将所述栅极层与所述第一p型掺杂区、所述p型阱区、所述n型重掺杂区进行隔离；
31.在所述栅极介质层、所述第一p型掺杂区以及所述n型重掺杂区上的部分区域形成源极。
32.本技术实施例第三方面还提供了一种芯片，包括：如上述任一项所述的阶梯栅极碳化硅mosfet；或者包括如上述实施例中的制备方法所制备的阶梯栅极碳化硅mosfet。
33.本技术实施例的有益效果：提供了一种阶梯栅极碳化硅mosfet及其制备方法、芯片，通过在p型阱区和第一p型掺杂区的部分刻蚀形成沟槽用于形成结构呈反转阶梯型的栅极层，使得器件的沟道可以分为多个水平和垂直的部分，通过改变每个阶梯位置的栅极介质层的厚度或者p型阱区的掺杂浓度，形成多沟道，并且器件的总的阈值电压由多个沟道的阈值电压之和确定，可以提升器件的阈值电压的稳定。在器件处于正向偏置时，电流由漏极流入n型漂移区，再经过p型阱区在栅极偏置形成的阶梯状n型沟道后由源极流出，在反向偏置时，栅极下方的p型阱区分担一部分栅极介质层的电场尖峰，并且多个阶梯型尖角分散反偏形成的电场尖峰可以提升栅极耐压，克服了沟槽过浅导致的短沟道效应的问题。
附图说明
34.图1为本技术实施例提供的一种阶梯栅极碳化硅mosfet的结构示意图；
35.图2为本技术实施例提供的一种阶梯栅极碳化硅mosfet的制备方法的流程示意图；
36.图3为本技术实施例提供的形成n型漂移区300、第一p型掺杂区410、第二p型掺杂
区420的示意图；
37.图4为本技术实施例提供的形成p型阱区520的示意图；
38.图5为本技术实施例提供的形成第一栅极沟槽601的示意图；
39.图6为本技术实施例提供的形成栅极介质层700的示意图；
40.图7和图8为本技术实施例提供的形成栅极层600的示意图；
41.图9和图10本技术实施例提供的形成栅极介质层700以及源极220的示意图四。
具体实施方式
42.为了使本技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
43.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
44.需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
45.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
46.沟槽栅mosfet相较于平面栅mosfet，其沟槽结构屏蔽了器件导通电阻中的jfet电阻，从而降低器件导通电阻。然而，沟槽栅结构应用在第三代半导体碳化硅mosfet上，出现了刻蚀困难的问题，较大的深宽比沟槽对于碳化硅器件的刻蚀工艺来说，是非常困难的，而过浅的沟槽会导致mosfet产生短沟道效应。
47.为了降低碳化硅沟槽栅mosfet的制作工艺难度，本技术实施例提供了一种阶梯栅极碳化硅mosfet，参见图1所示，阶梯栅极碳化硅mosfet包括：n型碳化硅衬底层100、漏极210、n型漂移区300、p型阱区520、第一p型掺杂区410、第二p型掺杂区420、栅极层600、n型重掺杂区510、栅极介质层700、源极220。
48.漏极210形成于n型碳化硅衬底层100背面，n型漂移区300形成于n型碳化硅衬底层100正面，n型漂移区300为凸形结构，p型阱区520形成于n型漂移区300的凸起部上，第一p型掺杂区410、第二p型掺杂区420分别形成于n型漂移区300的凸起部的两侧。栅极层600位于第一p型掺杂区410与p型阱区520之间，栅极层600的宽度在n型漂移区300向源极220的方向上逐渐增加。
49.n型重掺杂区510形成于第二p型掺杂区420上，栅极介质层700用于包裹栅极层600，且将栅极层600与第一p型掺杂区410、p型阱区520、n型重掺杂区510进行隔离，源极220覆盖于栅极介质层700、第一p型掺杂区410以及n型重掺杂区510上的部分区域。
50.在本实施例中，通过在p型阱区520和第一p型掺杂区410的部分区域进行刻蚀形成
沟槽用于形成宽度在n型漂移区300向源极220的方向上逐渐增加的栅极层600，从而在纵向和横向方向形成多个水平和垂直的沟道，并且阶梯栅极碳化硅mosfet的阈值电压由多个沟道的阈值电压之和确定可以提升器件的阈值电压的稳定。
51.在一个实施例中，栅极层600为阶梯结构，阶梯结构至少包括三级阶梯。例如，设置栅极层600的结构呈反转阶梯型，使得器件的沟道可以分为多个水平和垂直的部分，通过改变每个阶梯位置的栅极介质层700的厚度或者p型阱区520的掺杂浓度，形成多电子沟道，并且阶梯栅极碳化硅mosfet的阈值电压由多个沟道的阈值电压之和确定，在阶梯栅极碳化硅mosfet处于正向偏置时，电流由漏极210流入n型漂移区300，再经过p型阱区520在栅极偏置形成的阶梯状n型沟道后由源极220流出，在阶梯栅极碳化硅mosfet处于反向偏置时，栅极下方的p型阱区520分担一部分栅极介质层700的电场尖峰，并且多个阶梯型尖角分散反偏形成的电场尖峰可以提升栅极耐压，克服了沟槽过浅导致的短沟道效应的问题。
52.在一个实施例中，阶梯结构中相邻的阶梯的宽度相同。
53.在本实施例中，栅极层600成阶梯结构，栅极层600与p型阱区520之间的栅极介质层700也为阶梯结构，此时栅极层600下方的p型阱区520在器件反向偏置的情况下可以分担一部分栅极介质层700的电场尖峰，同时由于介质结构中相邻的阶梯的宽度相同，栅极介质层700的多个尖角之间的水平距离相同，可以分散器件反偏情况下的电场尖峰，降低栅极介质层700的电场尖峰大小，提升器件的栅极耐压。
54.在一个实施例中，阶梯结构中相邻的阶梯的高度相同。
55.在本实施例中，设置阶梯结构中的相邻的阶梯的高度相同，使得相邻的阶梯尖角位置之间的距离相同，对器件反偏情况下的电场尖峰进行平均分散，达到栅极介质层700的电场尖峰大小，提升器件的栅极耐压的目的。
56.在一个实施例中，阶梯结构中的顶层阶梯的上表面位于第一p型掺杂区410和n型重掺杂区510的上表面所在水平面的上方。
57.在本实施例中，栅极层600的阶梯结构由多级阶梯组成，每层阶梯的宽度逐渐增加，多级阶梯的左侧齐平，其顶层阶梯的上表面位于第一p型掺杂区410的上表面所在水平面的上方，也位于n型重掺杂区510的上表面所在水平面的上方，从而在器件的水平方向上提供一定的沟道长度，解决了碳化硅沟槽栅mosfet沟槽难以挖深，与过浅的沟槽产生短沟道效应的矛盾问题。
58.在一个实施例中，阶梯结构中的顶层阶梯的下表面位于第一p型掺杂区410和n型重掺杂区510的上表面所在水平面的上方。
59.在本实施例中，栅极层600的阶梯结构由多级阶梯组成，每层阶梯的宽度逐渐增加，多级阶梯的左侧齐平，其顶层阶梯的下表面位于第一p型掺杂区410的上表面所在水平面的上方，从而使得阶梯结构中的顶层阶梯可以根据设计需求进行延伸，提供足够的沟道长度，解决了碳化硅沟槽栅mosfet沟槽难以挖深，与过浅的沟槽产生短沟道效应的矛盾问题。
60.在一个实施例中，参见图1所示，栅极层600与p型阱区520之间的界面为阶梯形，且栅极层600与p型阱区520之间的栅极介质层700为阶梯结构。
61.在本实施例中，栅极层600和p型阱区520的阶梯结构相对，栅极层600的阶梯结构相对p型阱区520的阶梯结构呈反转设置，两者之间通过栅极介质层700隔离，此时栅极介质
层700也为阶梯结构，栅极介质层700的尖角位置在器件反偏时存在电场尖峰，通过调整栅极介质层700的厚度、p型阱区520的掺杂浓度可以达到各个栅极介质层700的尖角均匀承担相同反偏形成的电场尖峰，达到降低栅极介质层700的尖峰大小的目的，提升了器件的栅极耐压。
62.在一个实施例中，栅极介质层700可以为氧化硅，可以通过对刻蚀后的p型阱区520以及第一p型掺杂区410所形成的内壁进行氧化得到。
63.在一个实施例中，源极220呈凹形结构，源极220的凹形侧部分别与第一p型掺杂区410和n型重掺杂区510接触。
64.在一个实施例中，n型重掺杂区510的宽度大于第二p型掺杂区420的宽度。
65.在本实施例中，n型重掺杂区510的宽度大于第二p型掺杂区420的宽度，且n型重掺杂区510与栅极介质层700接触，从而将源极220与p型阱区520进行隔离，并在栅极层600所连接的栅极电极接入正向导通电压时，在n型重掺杂区510与n型漂移区300之间靠近栅极介质层700的位置形成n型沟道。电流由器件的漏极210流入n型漂移区，再流经p型阱区520在栅极偏置下形成的阶梯状n型沟道进入n型重掺杂区510，最后从源极220流出。
66.在一个实施例中，第一p型掺杂区410和第二p型掺杂区420中p型杂质的掺杂浓度大于p型阱区520中p型杂质的掺杂浓度，在反向恢复时，n型漂移区300的上方大面积掺杂的p型掺杂区(第一p型掺杂区410、第二p型掺杂区420、p型阱区520)可以提升载流子的恢复速度。
67.在一个实施例中，n型漂移区300中n型杂质的掺杂浓度小于n型碳化硅衬底中的n型杂质的掺杂浓度。
68.本技术实施例提供了一种阶梯栅极碳化硅mosfet的制备方法，参见图2所示，本实施例中的制备方法包括步骤s100至步骤s800。
69.在步骤s100中，参见图3所示，在n型碳化硅衬底层100的背面形成漏极210，在n型碳化硅衬底层100的正面形成n型漂移区300，并通过在n型漂移区300的两侧注入p型杂质形成第一p型掺杂区410、第二p型掺杂区420，得到凸形结构的n型漂移区300。
70.在本实施例中，通过在n型碳化硅衬底层100的正面采用外延工艺形成n型漂移区300，然后再通过离子注入工艺在n型漂移区300上形成第一p型掺杂区410、第二p型掺杂区420，使得n型漂移区300呈凸形结构。
71.在步骤s200中，参见图4所示，对n型漂移区300的凸起部区域注入p型杂质形成p型阱区520。
72.在本实施例中，通过离子注入工艺在n型漂移区300的凸起部区域注入p型杂质形成p型阱区520，p型阱区520的深度小于第一p型掺杂区410、第二p型掺杂区420的深度。
73.在步骤s300中，在第二p型掺杂区420上形成n型重掺杂区510。
74.在本实施例中，参见图4所示，可以通过在第二p型掺杂区420注入n型掺杂杂质，形成n型重掺杂区510作为源区。
75.在一个实施例中，n型重掺杂区510的宽度大于第二p型掺杂区420的宽度，可以采用光刻胶或者掩膜版覆盖未注入区域，对n型重掺杂区510的形状进行定义。
76.在步骤s400中，对p型阱区520和第一p型掺杂区410进行刻蚀形成第一栅极沟槽601。
77.在本实施例中，参见图5所示，对p型阱区520和第一p型掺杂区410之间接触的部分区域进行刻蚀形成第一栅极沟槽601，第一栅极沟槽601深入至n型漂移区300，且第一栅极沟槽601的底部呈阶梯形。
78.在步骤s500中，在第一栅极沟槽601、p型阱区520、第一p型掺杂区410以及n型重掺杂区510上淀积栅极介质材料形成栅极介质层700。
79.在一个实施例中，第一栅极沟槽601深入至n型漂移区300内的部分的深度小于或者等于n型漂移区300的凸起部的厚度。
80.参见图6所示，可以通过氧化工艺或者沉积栅氧材料的方式在第一栅极沟槽601的内壁形成栅极介质层700。
81.在步骤s600中，淀积栅极材料以在第一栅极沟槽601形成栅极层600，并对栅极层600进行刻蚀处理保留第一栅极沟槽601上方的栅极材料。
82.在本实施例中，参见图7所示，通过淀积栅极材料覆盖于栅极介质层700上形成栅极层600。结合图8所示，对栅极层600进行刻蚀，仅仅保留第一栅极沟槽601上方的栅极材料。
83.在一个实施例中，栅极材料可以为多晶硅材料。
84.在一个实施例中，可以在淀积多晶硅材料之后通过金属淀积工艺引出与多晶硅材料连接的栅极金属电极。
85.在步骤s700中，再次淀积栅极介质材料，并对淀积的栅极介质材料进行刻蚀处理，形成包裹栅极层600的栅极介质层700。
86.在本实施例中，参见图9所示，通过再次淀积栅极介质材料，与第一次形成的栅极介质材料行成一体，所得到的栅极介质层700不仅包裹栅极层600，而且将栅极层600与第一p型掺杂区410、p型阱区520、n型重掺杂区510进行隔离。
87.在一个实施例中，还可以通过对栅极介质层700进行刻蚀形成通孔，然后通过金属淀积工艺在通孔淀积金属材料引出与栅极层600连接的栅极金属电极。
88.在步骤s800中，参见图10所示，在栅极介质层700、第一p型掺杂区410以及n型重掺杂区510上的部分区域形成源极220。
89.在本实施例中，n型重掺杂区510作为源区与源极220连接，源极220为凹形结构，从而同时与第一p型掺杂区410以及n型重掺杂区510连接。
90.在一个实施例中，源极220和漏极210所采用的金属材料相同，例如为金、银或者铜等，也可以为多种金属所形成的合金。
91.本技术实施例还提供了一种芯片，包括：如上述任一项所述的阶梯栅极碳化硅mosfet。
92.在一个实施例中，本实施例中的芯片包括如上述实施例中的制备方法所制备的阶梯栅极碳化硅mosfet。
93.本技术实施例的有益效果：提供了一种阶梯栅极碳化硅mosfet及其制备方法、芯片，通过在p型阱区和第一p型掺杂区的部分刻蚀形成沟槽用于形成结构呈反转阶梯型的栅极层，使得器件的沟道可以分为多个水平和垂直的部分，通过改变每个阶梯位置的栅极介质层的厚度或者p型阱区的掺杂浓度，形成多沟道，并且器件的总的阈值电压由多个沟道的阈值电压之和确定，可以提升器件的阈值电压的稳定。在器件处于正向偏置时，电流由漏极
流入n型漂移区，再经过p型阱区在栅极偏置形成的阶梯状n型沟道后由源极流出，在反向偏置时，栅极下方的p型阱区分担一部分栅极介质层的电场尖峰，并且多个阶梯型尖角分散反偏形成的电场尖峰可以提升栅极耐压，克服了沟槽过浅导致的短沟道效应的问题。
94.所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。
95.实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本技术的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
96.以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。

技术特征：
1.一种阶梯栅极碳化硅mosfet，其特征在于，所述阶梯栅极碳化硅mosfet包括：n型碳化硅衬底层；漏极，形成于所述n型碳化硅衬底层背面；n型漂移区，形成于所述n型碳化硅衬底层正面；所述n型漂移区为凸形结构；p型阱区，形成于所述n型漂移区的凸起部上；第一p型掺杂区、第二p型掺杂区，分别形成于所述n型漂移区的凸起部的两侧；栅极层，位于所述第一p型掺杂区与所述p型阱区之间；n型重掺杂区，形成于所述第二p型掺杂区上；栅极介质层，用于包裹所述栅极层，且将所述栅极层与所述第一p型掺杂区、所述p型阱区、所述n型重掺杂区进行隔离；源极，覆盖于所述栅极介质层、所述第一p型掺杂区以及所述n型重掺杂区上的部分区域；其中，所述栅极层的宽度在所述n型漂移区向所述源极的方向上逐渐增加。2.如权利要求1所述的阶梯栅极碳化硅mosfet，其特征在于，所述栅极层为阶梯结构，所述阶梯结构至少包括三级阶梯。3.如权利要求2所述的阶梯栅极碳化硅mosfet，其特征在于，所述阶梯结构中相邻的阶梯的宽度相同。4.如权利要求2所述的阶梯栅极碳化硅mosfet，其特征在于，所述阶梯结构中相邻的阶梯的高度相同。5.如权利要求2所述的阶梯栅极碳化硅mosfet，其特征在于，所述阶梯结构中的顶层阶梯的上表面位于所述第一p型掺杂区和所述n型重掺杂区的上表面所在水平面的上方。6.如权利要求1-5任一项所述的阶梯栅极碳化硅mosfet，其特征在于，所述栅极层与所述p型阱区之间的界面为阶梯形，且所述栅极层与所述p型阱区之间的栅极介质层为阶梯结构。7.如权利要求1-5任一项所述的阶梯栅极碳化硅mosfet，其特征在于，所述源极呈凹形结构，所述源极的凹形侧部分别与所述第一p型掺杂区和所述n型重掺杂区接触。8.如权利要求1-5任一项所述的阶梯栅极碳化硅mosfet，其特征在于，所述n型重掺杂区的宽度大于所述第二p型掺杂区的宽度。9.一种阶梯栅极碳化硅mosfet的制备方法，其特征在于，所述制备方法包括：在n型碳化硅衬底层的背面形成漏极，在n型碳化硅衬底层的正面形成n型漂移区，并通过在所述n型漂移区的两侧注入p型杂质形成第一p型掺杂区、第二p型掺杂区，得到凸形结构的所述n型漂移区；对所述n型漂移区的凸起部区域注入p型杂质形成p型阱区；在所述第二p型掺杂区上形成n型重掺杂区；对所述p型阱区和所述第一p型掺杂区进行刻蚀形成第一栅极沟槽；所述第一栅极沟槽深入至所述n型漂移区，且所述第一栅极沟槽的底部呈阶梯形；在所述第一栅极沟槽、所述p型阱区、所述第一p型掺杂区以及所述n型重掺杂区上淀积栅极介质材料形成栅极介质层；淀积栅极材料以在所述第一栅极沟槽形成栅极层，并对所述栅极层进行刻蚀处理保留
所述第一栅极沟槽上方的栅极材料；再次淀积栅极介质材料，并对淀积的栅极介质材料进行刻蚀处理，形成包裹所述栅极层的栅极介质层；其中，所述栅极介质层将所述栅极层与所述第一p型掺杂区、所述p型阱区、所述n型重掺杂区进行隔离；在所述栅极介质层、所述第一p型掺杂区以及所述n型重掺杂区上的部分区域形成源极。10.一种芯片，其特征在于，包括：如权利要求1-8任一项所述的阶梯栅极碳化硅mosfet；或者包括如权利要求9中的制备方法所制备的阶梯栅极碳化硅mosfet。

技术总结
本申请属于半导体技术领域，提供了一种阶梯栅极碳化硅MOSFET及其制备方法、芯片，通过在P型阱区和第一P型掺杂区的部分刻蚀形成沟槽用于形成结构呈反转阶梯型的栅极层，改变每个阶梯位置的栅极介质层的厚度或者P型阱区的掺杂浓度，形成多个水平和垂直部分的沟道，并且器件的总的阈值电压由多个沟道的阈值电压之和确定。在器件处于正向偏置时，电流由漏极流入N型漂移区，再经过P型阱区在栅极偏置形成的阶梯状N型沟道后由源极流出，在反向偏置时，栅极下方的P型阱区分担一部分栅极介质层的电场尖峰，并且多个阶梯型尖角分散反偏形成的电场尖峰可以提升栅极耐压，克服了沟槽过浅导致的短沟道效应的问题。的短沟道效应的问题。的短沟道效应的问题。


技术研发人员：刘杰
受保护的技术使用者：天狼芯半导体（成都）有限公司
技术研发日：2023.05.25
技术公布日：2023/9/12