包含具有横向突出轮廓的分立电荷存储元件的三维存储器装置及其制造方法与流程

1.本公开大体上涉及半导体装置领域，且具体地说，涉及一种包含具有横向突出轮廓的分立电荷存储元件的三维存储器装置及其制造方法。


背景技术：

2.在t.endoh等人的标题为“具有堆叠包围栅极晶体管(s-sgt)结构化单元的新型超高密度存储器(novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell)”(iedm学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直nand串。


技术实现要素：

3.根据本公开的方面，提供一种三维存储器装置，其包括：绝缘层与导电层的交替堆叠，其位于衬底上方；存储器开口，其竖直地延伸穿过所述交替堆叠并且具有在所述导电层的层级处的横向突出部；以及存储器开口填充结构，其位于所述存储器开口中，其中所述存储器开口填充结构中的每一者包括竖直半导体通道、横向包围所述竖直半导体通道的电介质材料衬里以及横向包围所述电介质材料衬里且位于所述横向突出部的容积内的分立存储器元件的竖直堆叠，其中所述分立存储器元件的竖直堆叠内的每个分立存储器元件包括竖直内侧壁和凸形或阶梯式外侧壁，所述凸形或阶梯式外侧壁相对于所述竖直内侧壁向外横向偏移了横向偏移距离，在其中心段处的所述横向偏移距离比在其顶部段和其底部段处的所述横向偏移距离大。
4.根据本公开的另一方面，提供一种形成半导体结构的方法，其包括：形成单位层堆叠的竖直重复，其中所述单位层堆叠从底部到顶部包括绝缘层、在各向同性蚀刻剂中具有第一蚀刻速率的第一牺牲材料层、在所述各向同性蚀刻剂中具有大于所述第一蚀刻速率的第二蚀刻速率的第二牺牲材料层，以及在所述各向同性蚀刻剂中具有小于所述第二蚀刻速率的第三蚀刻速率的第三牺牲材料层；穿过所述竖直重复形成具有直侧壁的存储器开口；通过将各向同性蚀刻剂引入到所述存储器开口中来相对于所述绝缘层选择性地使所述第一、第二和第三牺牲材料层横向凹进，其中所述存储器开口的每个侧壁包括在竖直相邻的每对所述绝缘层之间的阶梯式表面；在所述存储器开口中的每一者内形成存储器开口填充结构，其中每个存储器开口填充结构包括分立存储器元件的竖直堆叠、电介质材料衬里和竖直半导体通道，所述分立存储器元件形成于围绕所述存储器开口中的相应存储器开口的横向凹部中；以及用导电层替换所述第一、第二和第三牺牲材料层。
5.根据本公开的又一方面，一种形成半导体结构的方法，其包括：在衬底上方形成单位层堆叠的竖直重复，其中所述单位层堆叠从底部到顶部包括绝缘层和成分渐变牺牲材料层，所述成分渐变牺牲材料层在各向同性蚀刻剂中具有竖直渐变蚀刻速率，所述竖直渐变蚀刻速率在所述成分渐变牺牲材料层的下部部分中随着距所述衬底的竖直距离而增加，并
且在所述成分渐变牺牲材料层的上部部分中随着距所述衬底的所述竖直距离而减小；穿过所述竖直重复形成具有直侧壁的存储器开口；通过将各向同性蚀刻剂引入到所述存储器开口中来相对于所述绝缘层选择性地使所述成分渐变牺牲材料层横向凹进，其中所述存储器开口的每个侧壁包括竖直相邻的每对所述绝缘层之间的相应成分渐变牺牲材料层的凹形表面；在所述存储器开口中的每一者内形成存储器开口填充结构，其中每个存储器开口填充结构包括分立存储器元件的竖直堆叠、电介质材料衬里和竖直半导体通道，所述分立存储器元件形成于围绕所述存储器开口中的相应存储器开口的横向凹部中；以及用导电层替换第一、第二和第三牺牲材料层。
附图说明
6.图1是根据本公开的第一实施例的在形成至少一个外围装置、半导体材料层和栅极电介质层之后的第一示例性结构的示意性竖直横截面图。
7.图2是根据本公开的第一实施例的在形成单位层堆叠的竖直重复之后的第一示例性结构的示意性竖直横截面图。
8.图3是根据本公开的第一实施例在形成阶梯式平台(terrace)和逆向阶梯式电介质材料部分之后的第一示例性结构的示意性竖直横截面图。
9.图4a是根据本公开的第一实施例的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直横截面图。
10.图4b是图4a的第一示例性结构的俯视图。竖直平面a-a'是图4a的横截面的平面。
11.图5a-5j是根据本公开的第一实施例的在形成存储器开口填充结构期间在第一示例性结构内的存储器开口的依序示意性竖直横截面图。
12.图5k是根据本公开的第一实施例的存储器开口填充结构的第一替代配置的竖直横截面图。
13.图6是根据本公开的第一实施例的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直横截面图。
14.图7a是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的示意性竖直横截面图。
15.图7b是图7a的第一示例性结构的部分透视俯视图。竖直平面a-a'是图7a的示意性竖直横截面图的平面。
16.图8是根据本公开的第一实施例的在形成背侧凹部之后的第一示例性结构的示意性竖直横截面图。
17.图9a是根据本公开的第一实施例的在形成导电层期间的第一示例性结构的竖直横截面图。
18.图9b是图9a的第一示例性结构的一部分的放大图。
19.图10是根据本公开的第一实施例的在每个背侧沟槽中形成绝缘间隔物和背侧触点结构之后的第一示例性结构的示意性竖直横截面图。
20.图11a是根据本公开的第一实施例的在形成额外触点通孔结构之后的第一示例性结构的示意性竖直横截面图。
21.图11b是图11a的第一示例性结构的俯视图。竖直平面a-a'是图11a的示意性竖直
横截面图的平面。
22.图11c是图11a的第一示例性结构的区的放大图。
23.图12是根据本公开的第一实施例的第一示例性结构的第一替代配置的区的放大图。
24.图13是根据本公开的第一实施例的在形成单位层堆叠的竖直重复之后的第一示例性结构的第二替代配置的竖直横截面图。
25.图14是与图6的处理步骤对应的处理步骤处的在第一示例性结构的第二替代配置中的存储器开口填充结构的竖直横截面图。
26.图15是图11a-11c的处理步骤处的第一示例性结构的第二替代配置的区的竖直横截面图。
27.图16是图11a-11c的处理步骤处的第一示例性结构的第三替代配置的区的竖直横截面图。
28.图17是根据本公开的第二实施例的在形成包含绝缘层和成分渐变牺牲材料层的单位层堆叠的竖直重复之后的第二示例性结构的竖直横截面图。
29.图18是与图6的处理步骤对应的处理步骤处的在第二示例性结构中的存储器开口填充结构的竖直横截面图。
30.图19是图11a-11c的处理步骤处的第二示例性结构的区的竖直横截面图。
31.图20是图11a-11c的处理步骤处的第二示例性结构的替代配置的区的竖直横截面图。
具体实施方式
32.如上文所论述，本公开涉及一种包含具有减少相邻字线干扰的横向突出轮廓的分立电荷存储元件的三维存储器装置及其制造方法，下文描述所述三维存储器装置及其制造方法的各种方面。本公开的实施例可用以形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个nand存储器串的半导体装置，例如三维存储器阵列装置。
33.附图未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个实例的情况下，可重复元件的多个实例。例如“第一”、“第二”以及“第三”等序数仅用以标识类似元件，并且不同序数可跨越本公开的说明书和权利要求书来采用。术语“至少一个”元件是指包含单个元件的可能性和多个元件的可能性的所有可能性。
34.相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成和相同功能。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，它提供由所述元件共享的边缘或表面。如果两个或更多个元件彼此不直接接触或彼此间不直接接触，则所述两个元件“彼此分开”或“彼此间分开”。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文中所使用，如果第一元件与第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文中所使用，“原型(prototype)”结构或“工序内”结构是指随后其中至少一个组件的形状或组成经过修改的
暂时结构。
35.如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有比下伏或上覆结构的范围小的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，或可以在其上、其上方和/或其下方具有一个或多个层。
36.通常，半导体裸片或半导体封装可以包含存储器芯片。每个半导体封装包含一个或多个裸片(例如，一个、两个或四个裸片)。裸片是可独立地执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常一个或两个平面)。尽管存在一些限制，但相同的并行操作可以在每个平面上发生。每个平面含有数个块，所述块是可以在单个擦除操作中擦除的最小单元。每个块包含数个页，所述页是可编程的最小单元，即可对其执行读取操作的最小单元。
37.参考图1，示出了可用以例如制造含有竖直nand存储器装置的装置结构的根据本公开的第一实施例的第一示例性结构。第一示例性结构包含衬底(9、10)，其可为半导体衬底。衬底可包含衬底半导体层9和可选的半导体材料层10。衬底半导体层9可为半导体晶片或半导体材料层，并且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶半导体表面。
38.如本文中所使用，“半导性材料”指代具有1.0
×
10-6
s/cm到1.0
×
105s/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下具有1.0
×
10-6
s/cm到1.0
×
105s/cm的范围内的电导率的材料，且能够在与电掺杂剂的合适掺杂后产生具有1.0s/cm到1.0
×
105s/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0
×
105s/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0
×
10-6
s/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代以充分高原子浓度掺杂有电掺杂剂以变为导电材料的半导体材料，所述导电材料形成为结晶材料或通过退火工艺(例如，从初始非晶态)转换为结晶材料，即具有大于1.0
×
105s/cm的电导率。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含提供1.0
×
10-6
s/cm到1.0
×
105s/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代未掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导性或导电的，且可为本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导性或导电的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
39.用于外围电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。所述至少一个半导体装置可包含例如场效应晶体管。例如，至少一个浅沟槽隔离结构720可以
通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层以及栅极顶盖电介质层可形成于衬底半导体层9上方，且可随后被图案化以形成至少一个栅极结构(750、752、754、758)，所述至少一个栅极结构中的每一者可包含栅极电介质750、栅电极(752、754)以及栅极顶盖电介质758。栅电极(752、754)可包含第一栅电极部分752与第二栅电极部分754的堆叠。至少一个栅极间隔物756可通过沉积且各向异性地蚀刻电介质衬里而围绕至少一个栅极结构(750、752、754、758)形成。有源区730可例如通过采用至少一个栅极结构(750、752、754、758)作为掩模结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可以视需要采用额外掩模。有源区730可包含场效应晶体管的源极区和漏极区。可选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一者可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可为氧化硅层，且第二电介质衬里762可为氮化硅层。用于外围电路的至少一个半导体装置可含有用于待随后形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个nand装置。
40.例如氧化硅等电介质材料可沉积在至少一个半导体装置上方，且可随后平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶部表面可与电介质衬里(761、762)的顶部表面共面。随后，平坦化电介质层770和电介质衬里(761、762)可从区域去除以物理上暴露衬底半导体层9的顶部表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，则表面是“物理上暴露”的。
41.可选的半导体材料层10(如果存在)可在至少一个半导体装置700的形成之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)而形成于衬底半导体层9的顶部表面上。所沉积半导体材料可与衬底半导体层9的半导体材料相同，或可与所述半导体材料不同。所沉积半导体材料可为可用于如上文所描述的半导体衬底层9的任何材料。半导体材料层10的单晶半导体材料可与衬底半导体层9的单晶结构外延对准。位于平坦化电介质层170的顶部表面上方的所沉积半导体材料的部分可例如通过化学机械平坦化(cmp)去除。在这种情况下，半导体材料层10可具有与平坦化电介质层770的顶部表面共面的顶部表面。
42.至少一个半导体装置700的区(即，区域)在本文中被称为外围装置区200。随后形成存储器阵列的区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式平台的触点区300可设置于存储器阵列区100与周边装置区200之间。
43.在一个替代实施例中，含有用于外围电路的至少一个半导体装置700的外围装置区200可以阵列下cmos配置位于存储器阵列区100下方。在另一替代实施例中，外围装置区200可位于随后接合到存储器阵列区100的单独衬底上。
44.参考图2，单位层堆叠的竖直重复(32、42)形成于半导体材料层10上方。单位层堆叠从底部到顶部包括绝缘层32、在各向同性蚀刻剂中具有第一蚀刻速率的第一牺牲材料层423、在各向同性蚀刻剂中具有大于第一蚀刻速率的第二蚀刻速率的第二牺牲材料层425，以及在各向同性蚀刻剂中具有小于第二蚀刻速率的第三蚀刻速率的第三牺牲材料层427。第一牺牲材料层423、第二牺牲材料层425和第三牺牲材料层427的每个邻接组合构成复合牺牲材料层42。
45.在第一非限制性说明性实例中，第一牺牲材料层423和第三牺牲材料层427包括具
有第一密度的氮化硅层，且第二牺牲材料层425包括具有低于第一密度的第二密度的氮化硅层。第二密度可比第一密度低至少5％，例如5％到15％，例如7％到10％。例如，第二牺牲材料层425可包含密度在2.2g/cm3到2.35g/cm3的范围内的多孔氮化硅材料。这种多孔氮化硅材料可通过采用较高等离子体功率的等离子体增强化学气相沉积工艺来沉积，并且可在室温下在100:1的稀氢氟酸中具有在25nm/min到90nm/min，例如80nm/min到88nm/min的范围内的蚀刻速率。相比而言，第一和第三牺牲材料层(423、427)可包含密度大于第二牺牲硅材料层425的多孔氮化硅材料的密度的无孔氮化硅材料或少孔氮化硅材料。在一个实施例中，第一和第三牺牲材料层(423、427)可具有在2.45g/cm3到2.65g/cm3的范围内的密度。这种无孔或少孔氮化硅材料可通过采用较低等离子体功率的等离子体增强化学气相沉积工艺来沉积，并且可在室温下在100:1的稀氢氟酸中具有在2.5nm/min到20nm/min的范围内的蚀刻速率。
46.在第二非限制性说明性实例中，第一牺牲材料层423可包括以第一原子浓度包含锗原子的第一硅锗合金和/或可主要由所述第一硅锗合金组成。在这种情况下，第一牺牲材料层423的材料成分可为si
1-α1
ge
α1
，其中α1在0到0.1的范围内。第一硅锗合金可例如通过等离子体增强物理气相沉积来沉积。第二牺牲材料层425可包括以大于第一原子浓度的第二原子浓度包含锗原子的第二硅锗合金或锗，和/或可主要由所述第二硅锗合金或锗组成。第二牺牲材料层425的材料成分可为si
1-α2
ge
α2
，其中α2在0.5到1的范围内。第二硅锗合金可例如通过等离子体增强物理气相沉积来沉积。第三牺牲材料层427可包括以第三原子浓度包含锗原子的第三硅锗合金和/或可主要由所述第三硅锗合金组成，所述第三原子浓度可与第一原子浓度相等但小于第二原子浓度。第三牺牲材料层427的材料成分可为si
1-α3
ge
α3
，其中α3在0到0.1的范围内。第三硅锗合金可例如通过等离子体增强物理气相沉积来沉积。在这种情况下，各向同性蚀刻剂可包括氢氟酸与过氧化氢的混合物。
47.可用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂式电介质材料、通常被称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可为氧化硅。
48.可选地，可适当地图案化复合牺牲材料层42，使得随后将通过替换复合牺牲材料层42而形成的导电材料部分可充当导电电极，例如随后将形成的三维nand串存储器装置的控制栅电极。复合牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
49.绝缘层32和复合牺牲材料层42的厚度可在20nm到50nm的范围内，但可针对每个绝缘层32和每个复合牺牲材料层42采用更小和更大的厚度。第一牺牲材料层423、第二牺牲材料层425和第三牺牲材料层437中的每一者的厚度可在复合牺牲材料层42的厚度的20％到60％(例如30％到40％)的范围内。在此实施例中，第二牺牲材料层425可比第一和第三牺牲材料层(423、427)中的每一者更厚，例如厚两倍到十倍。例如，第二牺牲材料层425可具有15nm到25nm的厚度，且第一和第三牺牲材料层(423、427)中的每一者可具有2nm到10nm的厚度。成对的绝缘层32和复合牺牲材料层42的重复次数可在2到1,024的范围内且通常在8到256的范围内，但也可采用更大的重复次数。在一个实施例中，竖直重复(32、42)中的每个复
合牺牲材料层42可具有在每个相应牺牲材料层42内基本上不变的均匀厚度。
50.可选地，绝缘顶盖层70可形成于竖直重复(32、42)上方。绝缘顶盖层70包含与复合牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘顶盖层70可包含可用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可具有比绝缘层32中的每一者更大的厚度。绝缘顶盖层70可例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可为氧化硅层。
51.参考图3，阶梯式表面在竖直重复(32、42)的末端部分处形成于触点区300中，所述触点区在本文中被称为平台区。如本文中所使用，“阶梯式表面”指代这样一组表面：包含至少两个水平表面和至少两个竖直表面，使得每个水平表面与从水平表面的第一边缘向上延伸的第一竖直表面毗邻，且与从水平表面的第二边缘向下延伸的第二竖直表面毗邻。阶梯式腔形成于通过形成阶梯式表面从其去除竖直重复(32、42)的部分的容积内。“阶梯式腔”指代具有阶梯式表面的腔。
52.平台区形成于触点区300中，所述触点区位于存储器阵列区100与含有用于外围电路的至少一个半导体装置的外围装置区200之间。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过重复执行一组处理步骤而形成。所述一组处理步骤可包含例如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻工艺，以及横向地扩展待在后续第一类型的蚀刻工艺中竖直地蚀刻的区域的第二类型的蚀刻工艺。如本文中所使用，包含交替的多个的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。
53.除竖直重复(32、42)内的最顶部牺牲材料层42之外的每个复合牺牲材料层42比平台区中的竖直重复(32、42)内的任何上覆牺牲材料层42横向延伸得更远。平台区包含从竖直重复(32、42)内的最底部层连续地延伸到竖直重复(32、42)内的最顶部层的竖直重复(32、42)的阶梯式表面。
54.阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和复合牺牲材料层的高度。在一个实施例中，每个竖直阶梯可具有单对绝缘层32和复合牺牲材料层42的高度。在另一实施例中，多个“列”的台阶可沿着第一水平方向hd1形成，使得每个竖直阶梯具有多对绝缘层32和复合牺牲材料层42的高度，并且列的数目可至少为多个对的数目。每列台阶可彼此间竖直偏移，使得复合牺牲材料层42中的每一者在相应列的台阶中具有物理上暴露的顶部表面。在说明性实例中，针对将随后形成的存储器堆叠结构的每个块形成两个列的台阶，使得一列台阶为奇数的牺牲材料层42(从底部数起)提供物理上暴露的顶部表面，而另一列台阶为偶数的牺牲材料层(从底部数起)提供物理上暴露的顶部表面。还可以使用采用三列、四列或更多列的台阶的配置，其中复合牺牲材料层42的物理上暴露的表面之间具有相应的一组竖直偏移。每个复合牺牲材料层42至少沿着一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理上暴露的表面不具有突出部分。在一个实施例中，每列台阶内的竖直阶梯可沿着第一水平方向hd1布置，并且各列台阶可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施例中，第一水平方向hd1可垂直于存储器阵列区100与触点区300之间的边界。
55.逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在阶梯式腔中沉积电介质材料而形成于阶梯式腔中。例如，氧化硅等电介质材料可沉积于阶梯式腔中。所沉积
电介质材料的多余部分可例如通过化学机械平坦化(cmp)从绝缘顶盖层70的顶部表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代这样一种元件：具有阶梯式表面，和随着与上面存在所述元件的衬底的顶部表面的竖直距离而单调增大的水平横截面积。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如b、p和/或f等掺杂剂。
56.可选地，可穿过绝缘顶盖层70和位于漏极选择层级的复合牺牲材料层42的子集形成漏极选择层级隔离结构72。可例如通过形成漏极选择层级隔离沟槽且用例如氧化硅等电介质材料填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构72。可从绝缘顶盖层70的顶部表面上方去除电介质材料的多余部分。
57.参考图4a和4b，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可被光刻图案化以在其中形成开口。所述开口包含形成于存储器阵列区100上方的第一组开口和形成于触点区300上方的第二组开口。光刻材料堆叠中的图案可由采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻通过绝缘顶盖层70或逆向阶梯式电介质材料部分65并且通过竖直重复(32、42)转印。蚀刻下伏于图案化光刻材料堆叠中的开口的竖直重复(32、42)的部分以形成存储器开口49和支撑开口19。如本文中所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构等存储器元件的结构。如本文中所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。存储器开口49在存储器阵列区100中穿过绝缘顶盖层70和整个竖直重复(32、42)形成。支撑开口19在触点区300中穿过逆向阶梯式电介质材料部分65和下伏于阶梯式表面的竖直重复(32、42)的部分形成。优选地，第一、第二和第三牺牲材料层(423、425、427)具有相同或类似的各向异性蚀刻速率。
58.存储器开口49延伸穿过整个竖直重复(32、42)。支撑开口19延伸穿过竖直重复(32、42)内的层的子集。用于蚀刻穿过竖直重复(32、42)的材料的各向异性蚀刻工艺的化学物质可以交替以优化对竖直重复(32、42)中的各种材料的蚀刻。各向异性蚀刻可为例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可为基本上竖直的，或可为锥形的。图案化光刻材料堆叠可随后例如通过灰化来去除。
59.存储器开口49和支撑开口19可从竖直重复(32、42)的顶部表面至少延伸到包含半导体材料层10的最顶部表面的水平平面。在一个实施例中，过度蚀刻到半导体材料层10中可选地在半导体材料层10的顶部表面在每个存储器开口49和每个支撑开口19的底部处物理上暴露之后执行。过度蚀刻可在光刻材料堆叠的去除之前或之后执行。换句话说，半导体材料层10的凹进表面可相对于半导体材料层10的非凹进顶部表面竖直偏移了某一凹进深度。凹进深度可例如在1nm到50nm的范围内，但也可采用更小和更大的凹进深度。过度蚀刻是可选的，且可省略。如果未执行过度蚀刻，则存储器开口49和支撑开口19的底部表面可与半导体材料层10的最顶部表面共面。
60.存储器开口49和支撑开口19中的每一者可包含基本上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可形成于存储器阵列区100中。支撑开口19的二维阵列可形成于触点区300中。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。替代地，可省略半导体材料层10，且存储器开口49和支撑开口19
可延伸到衬底半导体层9的顶部表面。
61.图5a-5j示出作为图4a和4b的第一示例性结构中的存储器开口49中的一个存储器开口的存储器开口49的结构变化。相同结构改变同时在其它存储器开口49中的每一者和每个支撑开口19中发生。
62.参考图5a，示出图4a和4b的示例性装置结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、竖直重复(32、42)并且可选地进入半导体材料层10的上部部分中。在此处理步骤处，每个支撑开口19可延伸穿过逆向阶梯式电介质材料部分65、竖直重复(32、42)中的层的子集并且可选地穿过半导体材料层10的上部部分。每个存储器开口的底部表面相对于半导体材料层10的顶部表面的凹进深度可在0nm到30nm的范围内，但也可采用更大的凹进深度。可选地，复合牺牲材料层42可例如通过各向同性蚀刻部分地横向凹进，以形成横向凹部(未示出)。
63.参考图5b，可选的底座通道部分(例如，外延底座)11可例如通过选择性外延形成于每个存储器开口49和每个支撑开口19的底部部分处。每个底座通道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可掺杂有与半导体材料层10相同导电类型的电掺杂剂。在一个实施例中，每个底座通道部分11的顶部表面可形成于包含复合牺牲材料层42的顶部表面的水平平面上方。在这种情况下，可随后通过用相应导电材料层替换位于包含底座通道部分11的顶部表面的水平平面下方的每个复合牺牲材料层42而形成至少一个源极选择栅电极。底座通道部分11可为在待随后形成于衬底(9、10)中的源极区与待随后形成于存储器开口49的上部部分中的漏极区之间延伸的晶体管通道的一部分。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可包括单晶硅。在一个实施例中，底座通道部分11可具有第一导电性类型的掺杂，第一导电性类型与底座通道部分接触的半导体材料层10的导电性类型相同。如果不存在半导体材料层10，则底座通道部分11可直接形成于可具有第一导电性类型的掺杂的衬底半导体层9上。
64.参看图5c，可执行各向同性蚀刻工艺以相对于绝缘层32选择性地使复合牺牲材料层42(即，第一、第二和第三牺牲材料层(423、425、427))横向凹进。例如，可将各向同性蚀刻剂的溶液引入到存储器开口49和支撑开口19中。第一牺牲材料层423在第一蚀刻速率下横向凹进，第二牺牲材料层425在高于第一蚀刻速率的第二蚀刻速率下横向凹进，且第三牺牲材料层427在低于第二蚀刻速率的第三蚀刻速率下横向凹进。第三蚀刻速率可与第一蚀刻速率相同。替代地，第三蚀刻速率可与第一蚀刻速率不同。第二蚀刻速率与第一蚀刻速率之比可在1.1到10的范围内，例如1.5到3的范围内，但也可采用更小和更大的比率。阶梯式横向凹部149形成于从其中去除复合牺牲材料层42的材料的容积中。每个阶梯式横向凹口149可具有包围相应存储器开口49的环面形状。
65.存储器开口的每个侧壁包括在竖直相邻的每对绝缘层32之间的阶梯式表面。如果第一牺牲材料层423包括第一氮化硅材料，第二牺牲材料层425包括第二氮化硅材料，且第三牺牲材料层427包括第一氮化硅材料，则各向同性蚀刻剂可包括稀氢氟酸。如果第一牺牲材料层423包括第一硅锗合金，第二牺牲材料层425包括第二硅锗合金或锗，且第三牺牲材料层427包括第三硅锗材料，则各向同性蚀刻剂可包括氢氟酸与过氧化氢的混合物。
66.第一牺牲材料层423中的每一者可横向凹进第一横向凹进距离，所述第一横向凹
进距离可在1nm到20nm的范围内，例如2nm到10nm的范围内，但也可采用更小和更大的横向凹进距离。第二牺牲材料层425中的每一者可横向凹进大于第一横向凹进距离的第二横向凹进距离。第二横向凹进距离可在3nm到60nm的范围内，例如6nm到30nm的范围内，但也可采用更小和更大的横向凹进距离。第三牺牲材料层427中的每一者可横向凹进第一横向凹进距离，所述第一横向凹进距离可在1nm到20nm的范围内，例如2nm到10nm的范围内，但也可采用更小和更大的横向凹进距离。
67.参考图5d，可选地通过共形沉积工艺来沉积阻挡电介质层。阻挡电介质层52可通过共形沉积方法(例如低压化学气相沉积工艺或原子层沉积工艺)沉积在存储器开口49的外围部分处。阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含主要由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由至少一种金属元素和氧组成，或可主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有比7.9大的介电常数，即具有比氮化硅的介电常数大的介电常数的电介质金属氧化物。
68.电介质金属氧化物的非限制性实例包含氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(lao2)、氧化钇(y2o3)、氧化钽(ta2o5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。电介质金属氧化物层可例如通过化学气相沉积(cvd)、原子层沉积(ald)、脉冲激光沉积(pld)、液体源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但也可采用更小和更大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料成分的多个电介质金属氧化物层。
69.替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。电介质半导体化合物的厚度可在1nm到20nm的范围内，但也可采用更小和更大的厚度。替代地，可省略阻挡电介质层52，且背侧阻挡电介质层可在随后将形成的存储器膜的表面上形成背侧凹部之后形成。
70.存储器材料层54c可通过例如化学气相沉积工艺或原子层沉积工艺等共形沉积工艺来沉积为连续材料层。存储器材料层54c包含存储器材料，即可通过选择材料的状态来存储数据的材料。例如，存储器材料层54c可包含电荷存储材料(例如，氮化硅、多晶硅或金属材料)、可以极化方向的形式存储信息的铁电材料，或可通过更改电阻率来存储数据的任何其它存储器材料。可选择存储器材料层54c的沉积持续时间，使得每个阶梯式横向凹口149的整个容积填充有存储器材料层54c的相应部分。例如，绝缘层32的侧壁上方的存储器材料层54c的厚度可大于复合牺牲材料层42的厚度，且可在25nm到60nm的范围内，但也可采用更小和更大的厚度。
71.参看图5e，可通过执行各向异性蚀刻工艺各向异性地蚀刻位于横向凹部外部的存储器材料层54c的部分。可选择各向异性蚀刻工艺的化学物质，使得各向异性蚀刻工艺相对于阻挡电介质层52的材料选择性地蚀刻存储器材料层54c的材料。横向凹部中的存储器材料层54c的剩余部分包括存储器元件54的竖直堆叠，所述存储器元件可为具有相应环面形状的分立存储器元件54。分立存储器元件54的竖直堆叠中的每个分立存储器元件54可全部
地形成于竖直相邻的一对绝缘层32之间。每个存储器元件54可具有不大于且可能小于位于同一层级处的复合牺牲材料层42的厚度的竖直范围。每个存储器元件54具有面向存储器开口49的竖直(即，直)侧壁。
72.参考图5f，电介质材料衬里56可选地通过共形沉积工艺形成。在一个实施例中，如果每个存储器元件54为分立电荷存储元件，则电介质材料衬里56可包括隧穿电介质层，所述隧穿电介质层包含电介质材料，可在合适的电偏置条件下执行电荷隧穿穿过所述电介质材料。取决于待形成的三维nand串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(fowler-nordheim)隧穿引发电荷转移来执行电荷隧穿。电介质材料衬里56l可以包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝或氧化锆)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，电介质材料衬里56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ono堆叠。在一个实施例中，电介质材料衬里56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。电介质材料衬里56的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。
73.在存在电介质材料衬里56的情况下，牺牲覆盖层601可选地沉积在电介质材料衬里56上方。牺牲覆盖层601可包含可用以在后续各向异性蚀刻工艺期间保护电介质材料衬里的牺牲覆盖材料。例如，牺牲覆盖层601可包含半导体材料(例如，非晶硅)、氧化硅、非晶碳或类金刚石碳(dlc)。牺牲覆盖层601的厚度可在1nm到20nm的范围内，但也可采用更小和更大的厚度。
74.参考图5g，可采用至少一种各向异性蚀刻工艺依序地各向异性蚀刻可选的牺牲覆盖层601、电介质材料衬里56和阻挡电介质层52。可通过至少一种各向异性蚀刻工艺去除位于绝缘顶盖层70的顶部表面上方的牺牲覆盖层601、电介质材料衬里56和阻挡电介质层52的部分。另外，可去除每个存储器腔49'的底部处的牺牲覆盖层601、电介质材料衬里56和阻挡电介质层52的水平部分以在其剩余部分中形成开口。可通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖层601、电介质材料衬里56和阻挡电介质层52中的每一者，所述蚀刻化学物质对于各种材料层可为相同的，或可为不同的。牺牲覆盖层601和电介质材料衬里56的每个剩余部分可具有管状配置。
75.底座通道部分11的表面(或在不采用底座通道部分11的情况下，半导体材料层10的表面)可以穿过牺牲覆盖材料层601、电介质材料衬里56和阻挡电介质层52物理上暴露在开口下方。可选地，在每个存储器腔49'的底部处的物理上暴露的半导体表面可竖直地凹进，使得存储器腔49'下方的凹进的半导体表面相对于底座通道部分11(或在不采用底座通道部分11的情况下，半导体材料层10)的最顶部表面竖直偏移了某一凹进距离。
76.参考图5h，可相对于电介质材料衬里56选择性地去除牺牲覆盖层601。替代地，如果牺牲覆盖层601包括例如非晶硅等半导体材料，则其可保留在最终装置中。可采用各向同性蚀刻工艺或灰化工艺来去除牺牲覆盖层601。如果省略底座通道部分11，则半导体通道材料层60c可直接沉积在底座通道部分11或半导体材料层10的半导体表面上。半导体通道材料层60c可直接沉积在电介质材料衬里56上(或在牺牲覆盖层601保留的情况下，沉积在牺牲覆盖层上)。半导体通道材料层60c包含半导体材料，例如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其它半导体材料。在一个实施例中，半导体通道材料层60c包含非晶
硅或多晶硅。半导体通道材料层60c可通过例如低压化学气相沉积(lpcvd)等共形沉积方法形成。半导体通道材料层60c的厚度可在2nm到10nm的范围内，但也可采用更小和更大的厚度。半导体通道材料层60c可部分地填充每个存储器开口中的存储器腔49'，或可完全填充每个存储器开口中的腔。
77.在每个存储器开口中的存储器腔49'未由半导体通道材料层60c完全填充的情况下，电介质芯层62l可沉积在存储器腔49'中以填充每个存储器开口内的存储器腔49'的任何剩余部分。电介质芯层62l包含例如氧化硅或有机硅酸盐玻璃等电介质材料。电介质芯层62l可通过例如低压化学气相沉积(lpcvd)等共形沉积方法或通过例如旋涂等自平坦化沉积工艺来沉积。
78.参考图5i，电介质芯层62l的水平部分可例如通过从绝缘顶盖层70的顶部表面上方进行凹进蚀刻来去除。另外，位于存储器开口49内部的电介质芯层62l的材料可竖直地凹进，使得电介质芯层62l的剩余部分的顶部表面位于包含绝缘顶盖层70的底部表面的水平平面处或周围。电介质芯层62l的每个剩余部分构成电介质芯62。另外，位于绝缘顶盖层70的顶部表面上方的半导体通道材料层60c的水平部分可通过平坦化工艺去除，所述平坦化工艺可采用凹进蚀刻或化学机械平坦化(cmp)。半导体通道材料层60c的每个剩余部分可全部地位于存储器开口49内或全部地位于支撑开口19内。
79.参考图5j，具有第二导电类型的掺杂的掺杂半导体材料可沉积在上覆于电介质芯62的凹部区中。掺杂半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。掺杂半导体材料中的掺杂剂浓度可在5.0
×
10
18
/cm3到2.0
×
10
21
/cm3的范围内，但也可采用更大和更小的掺杂剂浓度。掺杂半导体材料可为例如掺杂多晶硅。
80.可从绝缘顶盖层70的顶部表面上方例如通过化学机械平坦化(cmp)或凹进蚀刻去除沉积的掺杂半导体材料和半导体通道材料层60c的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。保留在存储器开口49中的半导体通道材料层60c的每个剩余部分构成竖直半导体通道60。
81.存储器元件54的竖直堆叠、可选的电介质材料衬里56和存储器开口49内的竖直半导体通道60的每个组合构成存储器堆叠结构(54、56、60)。填充存储器开口49的所有材料部分的集合构成存储器开口填充结构58，其可包含可选的底座通道部分11、阻挡电介质层52、存储器堆叠结构(54、56、60)、电介质芯62和漏极区63。填充支撑开口19的所有材料部分的集合构成支撑柱结构，其可包含可选的底座通道部分11、阻挡电介质层52、为虚拟存储器元件(非电有源)的可选的存储器元件54、可选的电介质材料衬里56、竖直半导体通道60、电介质芯62和漏极区63(为非电有源(即，未电连接到位线)的虚拟漏极区)。
82.图5k是根据本公开的第一实施例的存储器开口填充结构58的第一替代配置的竖直横截面图。通常，增大第一牺牲材料层423和第三牺牲材料层427的厚度相对于第二牺牲材料层425的厚度的比率，以在每个存储器元件54的中间部分中提供更强的电场集中度。
83.参考图6，在分别在存储器开口49和支撑开口19内形成存储器开口填充结构58和支撑柱结构20之后示出第一示例性结构。可在图4a和4b的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可在图4a和4b的结构的每个支撑开口19内形成支撑柱结构20的实例。
84.同时参考图5j、5k和6，存储器开口填充结构58形成于存储器开口49中。存储器开口填充结构58中的每一者包括竖直半导体通道60、横向包围竖直半导体通道60的电介质材料衬里56，以及横向包围电介质材料衬里56且位于相应存储器开口49的周边处的横向突出部的容积内的分立(即，竖直分离)存储器元件54的竖直堆叠。分立存储器元件54的竖直堆叠内的每个分立存储器元件54包括竖直(即，直)内侧壁和阶梯式外侧壁，所述阶梯式外侧壁相对于竖直内侧壁向外横向偏移了横向偏移距离，在(位于第二牺牲材料层425的层级处的)其中心段处的横向偏移距离比在(位于第三牺牲材料层427的顶部末端处的)其顶部段和(位于第一牺牲材料层423的底部末端处的)其底部段处的横向偏移距离大。
85.在一个实施例中，每个分立存储器元件54的阶梯式外侧壁包括阶梯式外侧壁，其包括多个竖直外侧壁段(其与阻挡电介质层52的圆柱形表面段接触)和彼此毗邻的多个水平外侧壁段(其与阻挡电介质层52的环形水平表面段接触)。
86.在一个实施例中，每个分立存储器元件54的阶梯式外侧壁的顶部段包括阶梯式外侧壁中的相应阶梯式外侧壁的多个竖直外侧壁段中的第一竖直外侧壁段；每个分立存储器元件54的阶梯式外侧壁的底部段包括阶梯式外侧壁中的相应阶梯式外侧壁的多个竖直外侧壁段中的第二竖直外侧壁段；并且每个分立存储器元件54的阶梯式外侧壁的中心段包括阶梯式外侧壁中的相应阶梯式外侧壁的多个竖直外侧壁段中的第三竖直外侧壁段。每个分立存储器元件54的阶梯式外侧壁的顶部段、每个分立存储器元件54的阶梯式外侧壁的底部段和每个分立存储器元件54的阶梯式外侧壁的中心段中的每一者可包括相应分立存储器元件54的相应圆柱形表面段。
87.在一个实施例中，第一牺牲材料层423和第三牺牲材料层427可具有相同材料成分，并且多个竖直外侧壁段中的第一竖直外侧壁段和第三、第二竖直外侧壁段可与竖直半导体通道60等距。
88.在一个实施例中，每个存储器开口填充结构58可包括与分立存储器元件54的竖直堆叠的全部凸形或阶梯式外侧壁接触的阻挡电介质层52。在一个实施例中，分立存储器元件54的竖直堆叠的所有表面与阻挡电介质层52和电介质材料衬里56的表面中的相应表面直接接触。
89.参考图7a和7b，触点层级电介质层73可形成于绝缘层32和复合牺牲材料层42的竖直重复(32、42)上方，且形成于存储器开口填充结构58和支撑柱结构20上方。触点层级电介质层73包含与复合牺牲材料层42的电介质材料不同的电介质材料。例如，触点层级电介质层73可包含氧化硅。触点层级电介质层73可具有在50nm到500nm的范围内的厚度，但也可采用更小和更大的厚度。
90.光致抗蚀剂层(未示出)可施加于触点层级电介质层73上方，且以光刻方式经图案化以在存储器开口填充结构58的集群之间的区域中形成开口。光致抗蚀剂层中的图案可通过触点层级电介质层73、竖直重复(32、42)和/或采用各向异性蚀刻形成背侧沟槽79的逆向阶梯式电介质材料部分65转印，所述背侧沟槽至少从触点层级电介质层73的顶部表面竖直延伸到衬底(9、10)的顶部表面，并且横向延伸穿过存储器阵列区100和触点区300。
91.在一个实施例中，背侧沟槽79可沿着第一水平方向(例如，字线方向)hd1横向延伸，且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2彼此间横向间隔开。存储器开口填充结构58可布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离
结构72可沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可沿着垂直于第一水平方向hd1的竖直平面具有均匀竖直横截面轮廓，所述竖直横截面轮廓随着沿着第一水平方向hd1的平移而不变。多行存储器开口填充结构58可位于相邻的一对背侧沟槽79与漏极选择层级隔离结构72之间，或相邻的一对漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可包含其中随后可形成源极触点通孔结构的源极触点开口。可例如通过灰化去除光致抗蚀剂层。
92.源极区61可通过将电掺杂剂植入到半导体材料层10的物理上暴露表面部分中来形成于每个背侧沟槽79下的半导体材料层10的表面部分处。每个源极区61形成于下伏于相应背侧沟槽79的半导体材料层10的表面部分中。在源极区61与存储器开口填充结构58之间延伸的半导体材料层10的上部部分构成水平半导体通道59。替代地，水平半导体源极带(例如，直接带触点)可形成为与竖直半导体通道60的侧壁，而不是源极区61和水平半导体通道59接触。
93.参考图8，可例如采用各向同性蚀刻工艺将相对于绝缘层32的材料选择性地蚀刻复合牺牲材料层42的材料的蚀刻剂引入到背侧沟槽79中。可通过各向同性蚀刻工艺去除第一、第二和第三牺牲材料层(423、425、427)中的每一者。背侧凹部43形成于从其中去除复合牺牲材料层42的容积中。复合牺牲材料层42的材料的去除可对绝缘层32的材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和阻挡电介质层52的材料具有选择性。在一个实施例中，复合牺牲材料层42可包含氮化硅，且绝缘层32和逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
94.相对于绝缘层32和阻挡电介质层52选择性地去除复合牺牲材料层42的蚀刻工艺可为采用湿式蚀刻溶液的湿式蚀刻工艺，或可为其中蚀刻剂以蒸汽相形式引入到背侧沟槽79中的气相(干式)蚀刻工艺。例如，如果复合牺牲材料层42包含氮化硅，则蚀刻工艺可为将第一示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻工艺，所述磷酸相对于氧化硅、硅以及本领域中采用的各种其它材料选择性蚀刻氮化硅。支撑柱结构20、逆向阶梯式电介质材料部分65和存储器开口填充结构58提供结构支撑，而背侧凹部43存在于先前由复合牺牲材料层42占据的容积内。
95.每个背侧凹部43可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每个背侧凹部43的横向尺寸可大于背侧凹部43的高度。多个背侧凹部43可形成于从其中去除复合牺牲材料层42的材料的容积中。对比于背侧凹部43，其中形成有存储器开口填充结构58的存储器开口在本文中被称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的三维nand串阵列。在这种情况下，每个背侧凹部43可限定用于接收三维nand串阵列的相应字线的空间。
96.多个背侧凹部43中的每一者可基本上平行于衬底(9、10)的顶部表面延伸。背侧凹部43可由下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地定界。在一个实施例中，每个背侧凹部43可始终具有均匀高度。
97.可选的底座通道部分11和半导体材料层10的物理上暴露表面部分可通过半导体材料到电介质材料的热转换和/或等离子体转换而转换为电介质材料部分。例如，可采用热转换和/或等离子体转换来将每个底座通道部分11的表面部分转换成管状电介质间隔物
116，并且将半导体材料层10的每个物理上暴露表面部分转换成平坦电介质部分616。在一个实施例中，每个管状电介质间隔物116可以在拓扑学上与环形同胚，即大体上环形的。如本文中所使用，如果元件的形状可连续地拉伸而不破坏孔洞或在环形形状中形成新孔洞，则所述元件在拓扑学上与环形同胚。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料为电介质材料。在一个实施例中，管状电介质间隔物116可包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平坦电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得平坦电介质部分616的材料为电介质材料。在一个实施例中，平坦电介质部分616可包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
98.参考图9a和9b，至少一种金属材料可沉积在背侧凹部43中的每一者中。例如，金属屏障层46a可沉积在背侧凹部43中。金属屏障层46a包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层46a可包含导电金属氮化物材料，例如tin、tan、wn或其堆叠，或可包含导电金属碳化物材料，例如tic、tac、wc或其堆叠。在一个实施例中，金属屏障层46a可通过例如化学气相沉积(cvd)或原子层沉积(ald)等共形沉积工艺来沉积。金属屏障层46a的厚度可在2nm到8nm的范围内，例如3nm到6nm的范围内，但也可采用更小和更大的厚度。在一个实施例中，金属屏障层46a可主要由例如tin等导电金属氮化物组成。
99.金属填充材料可沉积在多个背侧凹部43中、沉积在至少一个背侧沟槽79的侧壁上且沉积在触点层级电介质层73的顶部表面上方以形成金属填充材料层46b。金属填充材料可通过共形沉积法来沉积，所述共形沉积法可例如是化学气相沉积(cvd)、原子层沉积(ald)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46b可主要由至少一种元素金属组成。金属填充材料层46b的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层46b可主要由单种元素金属组成。在一个实施例中，金属填充材料层46b可采用例如wf6等含氟前驱气体来沉积。在一个实施例中，金属填充材料层46b可为包含残余水平的氟原子作为杂质的钨层。金属填充材料层46b通过金属屏障层46a与绝缘层32和存储器开口填充结构58间隔开，所述金属屏障层为阻挡氟原子扩散通过其中的金属屏障层。
100.多个导电层46可形成于多个背侧凹部43中，并且连续金属材料层(作为临时结构并且未示出)可形成于每个背侧沟槽79的侧壁上且形成于触点层级电介质层73上方。每个导电层46包含位于竖直相邻的一对电介质材料层，例如一对绝缘层32之间的金属屏障层46a的一部分和金属填充材料层46b的一部分。
101.每个复合牺牲材料层42可用导电层46替换。背侧腔存在于未填充有连续金属材料层的每个背侧沟槽79中。管状电介质间隔物116横向包围底座通道部分11。最底部导电层46在形成导电层46后横向包围每个管状电介质间隔物116。
102.连续导电材料层例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每个背侧沟槽79的侧壁并从触点层级电介质层73上方回蚀。背侧凹部43中的所沉积金属材料的每个剩余部分构成导电层46。每个导电层46可为导电线结构。因此，复合牺牲材料层42用导
电层46替换。
103.每个导电层46可充当位于同一层级处的多个控制栅电极与使位于所述同一层级处的多个控制栅电极电互连(即电短接)的字线的组合。每个导电层46内的多个控制栅电极为用于包含存储器开口填充结构58的竖直存储器装置的控制栅电极。换句话说，每个导电层46可为充当用于多个竖直存储器装置的共同控制栅电极的字线。
104.可在去除连续导电材料层期间去除平坦电介质部分616。背侧腔79'存在于每个背侧沟槽79内。第一、第二和第三牺牲材料层(423、425、427)用导电层46替换。
105.参考图10，绝缘材料层可通过共形沉积工艺形成于背侧沟槽79中且形成于触点层级电介质层73上方。示例性共形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可包含氧化硅。绝缘材料层可例如通过低压化学气相沉积(lpcvd)或原子层沉积(ald)而形成。绝缘材料层的厚度可在1.5nm到60nm的范围内，但也可采用更小和更大的厚度。
106.执行各向异性蚀刻以从触点层级电介质层73上方和在每个背侧沟槽79的底部处去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔存在于由每个绝缘间隔物74包围的容积内。半导体材料层10的顶部表面可在每个背侧沟槽79的底部处物理上暴露。
107.背侧触点通孔结构76可形成于每个背侧腔内。每个触点通孔结构76可填充相应腔。触点通孔结构76可通过在背侧沟槽79的剩余末填充容积(即，背侧腔)中沉积至少一种导电材料而形成。例如，至少一种导电材料可包含导电衬里76a和导电填充材料部分76b。导电衬里76a可包含导电金属衬里，例如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电衬里76a的厚度可在3nm到30nm的范围内，但也可采用更小和更大的厚度。导电填充材料部分76b可包含金属或金属合金。例如，导电填充材料部分76b可包含w、cu、al、co、ru、ni、其合金或其堆叠。
108.至少一种导电材料可采用上覆于交替堆叠(32、46)的触点层级电介质层73作为终止层来平坦化。如果采用化学机械平坦化(cmp)工艺，则触点层级电介质层73可用作cmp终止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧触点通孔结构76。
109.替代地，上述绝缘材料层可形成于背侧沟槽79中以完全填充背侧沟槽79的整个容积，并且可主要由至少一种电介质材料组成。在此替代实施例中，可省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带触点)可接触半导体通道60的下部部分的一侧。
110.参考图11a-11c，可穿过触点层级电介质层73且可选地穿过逆向阶梯式电介质材料部分65形成额外触点通孔结构(88、86、8p)。例如，可穿过每个漏极区63上的触点层级电介质层73形成漏极触点通孔结构88。可穿过触点层级电介质层73并且穿过逆向阶梯式电介质材料部分65在导电层46上形成字线触点通孔结构86。可穿过逆向阶梯式电介质材料部分65直接在外围装置的相应节点上形成外围装置触点通孔结构8p。
111.参考图12，示出根据本公开的第一实施例的第一示例性结构的第一替代配置的区。一般来说，可通过采用图5k中所示的存储器开口填充结构58的第一替代配置从图11a-11c的第一示例性结构导出第一示例性结构的第一替代配置。如上文所论述，可选择复合牺
牲材料层42内的第一牺牲材料层423、第二牺牲材料层425和第三牺牲材料层427的厚度的比率以提供每个存储器元件54的最优竖直横截面轮廓。因此，可选择每个存储器元件54的竖直横截面轮廓以增加每个存储器元件54的从竖直半导体通道60中的相应竖直半导体通道向外突出的尖端处的电场。
112.参考图13，可通过将每个复合牺牲材料层42修改为包含至少一个额外牺牲材料层(424、426)从图2的第一示例性结构导出第一示例性结构的第二替代配置。例如，第一额外牺牲材料层424可插入于第一牺牲材料层423与第二牺牲材料层425之间，且第二额外牺牲材料层426可插入于第二牺牲材料层425与第三牺牲材料层427之间。
113.在第一非限制性说明性实例中，第一和第二额外牺牲材料层(424、426)可包括第四氮化硅材料和/或可主要由第四氮化硅材料组成，所述第四氮化硅材料的密度高于第二氮化硅材料的密度但低于第一和第三氮化硅材料的密度。换句话说，第一和第二额外牺牲材料层(424、426)比第二牺牲材料层425少孔，但比第一和第三牺牲材料层(423、427)多孔。
114.在第二非限制性说明性实例中，第一牺牲材料层423可包括以第一原子浓度包含锗原子的第一硅锗合金和/或可主要由所述第一硅锗合金组成。在这种情况下，第一牺牲材料层423的材料成分可为si
1-α1
ge
α1
，其中α1在0到0.1的范围内。第一硅锗合金可例如通过等离子体增强物理气相沉积来沉积。第二牺牲材料层425可包括以第二原子浓度包含锗原子的第二硅锗合金或锗和/或可主要由所述第二硅锗合金或锗组成。第二牺牲材料层425的材料成分可为si
1-α2
ge
α2
，其中α2在0.5到1的范围内。第二硅锗合金可例如通过等离子体增强物理气相沉积来沉积。第三牺牲材料层427可包括以第三原子浓度包含锗原子的第三硅锗合金和/或可主要由所述第三硅锗合金组成。第三牺牲材料层427的材料成分可为si
1-α3
ge
α3
，其中α3在0到0.1的范围内。第三硅锗合金可例如通过等离子体增强物理气相沉积来沉积。第一额外牺牲材料层424可包括第四硅锗合金和/或可主要由第四硅锗合金组成，所述第四硅锗合金以大于第一原子浓度但小于第二原子浓度的第四原子浓度包含锗原子。第一额外牺牲材料层424的材料成分可为si
1-α4
ge
α4
，其中α4大于α1但小于α2。第四硅锗合金可例如通过等离子体增强物理气相沉积来沉积。第二额外牺牲材料层426可包括第五硅锗合金和/或可主要由第五硅锗合金组成，所述第五硅锗合金以大于第三原子浓度但小于第二原子浓度的第五原子浓度包含锗原子。第二额外牺牲材料层426的材料成分可为si
1-α5
ge
α5
，其中α5大于α3但小于α2。例如，α4和α5可在0.15到0.45的范围内。第五硅锗合金可例如通过等离子体增强物理气相沉积来沉积。在这种情况下，各向同性蚀刻剂可包括氢氟酸与过氧化氢的混合物。
115.随后，可执行图3、4a和4b以及5a-5j的处理步骤。参考图14，在图5j和6的处理步骤处示出第一示例性结构的第二配置的区。
116.随后，可执行图7a和7b、8、9a和9b、10以及11a-11c的处理步骤。参考图15，在图11a-11c的处理步骤处示出第一示例性结构的第二配置的区。
117.参考图16，在图11a-11c的处理步骤处示出第一示例性结构的第三替代配置的区。可通过在每个背侧凹部43中直接在阻挡电介质层52的物理上暴露表面上形成背侧阻挡电介质层44从上述第一示例性结构的任何配置导出第一示例性结构的第三替代配置。
118.背侧阻挡电介质层44包括充当用于导电层46的控制栅极电介质的一部分的电介质材料，所述导电层充当形成于存储器开口49中的竖直nand串的控制栅极。在阻挡电介质
层52存在于每个存储器开口内的情况下，背侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
119.在一个实施例中，可通过例如原子层沉积(ald)等共形沉积工艺形成背侧阻挡电介质层44。背侧阻挡电介质层44可主要由氧化铝组成。背侧阻挡电介质层44的厚度可在1nm到15nm的范围内，例如2nm到6nm的范围内，但也可采用更小和更大的厚度。背侧阻挡电介质层44的电介质材料可为电介质金属氧化物，例如氧化铝，至少一种过渡金属元素的电介质氧化物，至少一种镧系元素的电介质氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。替代地或另外，背侧阻挡电介质层44可包含氧化硅层。背侧阻挡电介质层44可通过例如化学气相沉积或原子层沉积等共形沉积法来沉积。导电层46随后通过在背侧阻挡电介质层44上沉积至少一种金属材料来形成。在随后从背侧沟槽79内部去除导电层46的至少一种金属材料的部分期间，背侧沟槽79内的背侧阻挡电介质层44的部分可选地去除。
120.同时参考图11a-11c、12、15和16，在一个实施例中，每个阶梯式外侧壁的多个竖直外侧壁段至少包括相对于竖直半导体通道60横向偏移了至少三个不同横向偏移距离的五个竖直外侧壁段(如图15和16中所示)，并且每个阶梯式外侧壁的多个水平外侧壁段至少包括与衬底竖直间隔开不同竖直距离的六个水平外侧壁段。
121.参考图17，可通过采用成分渐变牺牲材料层42'代替每个复合牺牲材料层42从图2所示的第一示例性结构导出根据本公开的第二实施例的第二示例性结构。可通过以下方式来从第一示例性结构的复合牺牲材料层42的任何配置导出每个成分渐变牺牲材料层42'：逐渐改变每个复合牺牲材料层42内的材料成分，使得成分渐变牺牲材料层42'的最底部部分具有第一牺牲材料层423中的材料成分、成分渐变牺牲材料层42'的中心部分具有第二牺牲材料层425的材料成分并且成分渐变牺牲材料层42'的最顶部部分具有第三牺牲材料层427的材料成分。
122.一般来说，单位层堆叠(32、42')的竖直重复可形成于衬底(9、10)上方。单位层堆叠(32、42')从底部到顶部包括绝缘层32和成分渐变牺牲材料层42'，所述成分渐变牺牲材料层在各向同性蚀刻剂中具有竖直渐变蚀刻速率，所述竖直渐变蚀刻速率在成分渐变牺牲材料层42'的下部部分中随着距衬底(9、10)的竖直距离而增加，并且在成分渐变牺牲材料层42'的上部部分中随着距衬底(9、10)的竖直距离而减小。通过图17中成分渐变牺牲材料层42'内的暗度的逐渐变化示意性地示出每个成分渐变牺牲材料层42'中的逐渐成分变化。
123.在第一非限制性说明性实例中，每个单位层堆叠(32、42')内的成分渐变牺牲材料层42'包括具有竖直渐变密度的氮化硅材料和/或主要由所述氮化硅材料组成，所述竖直渐变密度在成分渐变牺牲材料层42'的与成分渐变牺牲材料层42'的顶部表面和底部表面竖直间隔开的中心部分处具有最低值。
124.在第二非限制性说明性实例中，每个单位层堆叠(32、42')内的成分渐变牺牲材料层42'包括具有竖直渐变锗原子浓度的硅锗合金和/或主要由所述硅锗合金组成，所述竖直渐变锗原子浓度在成分渐变牺牲材料层42'的与成分渐变牺牲材料层42'的顶部表面和底部表面竖直间隔开的中心部分处具有峰值锗浓度。
125.随后，可执行图3、4a和4b以及5a-5j的处理步骤。参考图18，在图5j和6的处理步骤处示出第二示例性结构的区。
126.一般来说，可穿过绝缘层32和成分渐变牺牲材料层42'的竖直重复形成具有直侧壁的存储器开口49。可通过将各向同性蚀刻剂的溶液引入到存储器开口49中来相对于绝缘层32选择性地使成分渐变牺牲材料层42'横向凹进。存储器开口49的每个侧壁包括在竖直相邻的每对绝缘层32之间的相应成分渐变牺牲材料层42'的凹形表面。因此，存储器开口49的每个侧壁可包含直圆柱形侧壁段和凹形圆柱形侧壁段的竖直交替序列。
127.在每个存储器开口49周围的成分渐变牺牲材料层42'的层级处形成环形横向凹部的竖直堆叠之后，可在存储器开口49的外围部分处共形地沉积阻挡电介质层52，可在阻挡电介质层52上共形地沉积存储器材料层54c，并且可通过执行图5d和5e的处理步骤来各向异性地蚀刻位于横向凹部外部的存储器材料层54c的部分。横向凹部中的存储器材料层54c的剩余部分包括存储器元件54的竖直堆叠，并且存储器元件54中的每一者具有相应凸形外侧壁和相应直内侧壁。
128.一般来说，存储器开口填充结构58中的每一者可包括竖直半导体通道60、横向包围竖直半导体通道60的电介质材料衬里56(其可为隧穿电介质层)，以及横向包围电介质材料衬里56且位于横向突出部的容积内的分立存储器元件54的竖直堆叠。分立存储器元件54的竖直堆叠内的每个分立存储器元件54包括竖直内侧壁和凸形外侧壁，所述凸形外侧壁相对于竖直内侧壁向外横向偏移了横向偏移距离，在其中心段处的横向偏移距离比在其顶部段和其底部段处的横向偏移距离大。在一个实施例中，每个分立存储器元件54的凸形外侧壁可与相应分立存储器元件54的竖直内侧壁毗邻。
129.随后，可执行图7a和7b、8、9a和9b、10以及11a-11c的处理步骤。参考图19，在图11a-11c的处理步骤处示出第一示例性结构的第二配置的区。
130.参考图20，在图11a-11c的处理步骤处示出第二示例性结构的替代配置的区。可通过在每个背侧凹部43中直接在阻挡电介质层52的物理上暴露表面上形成背侧阻挡电介质层44从上述第二示例性结构导出第二示例性结构的替代配置。
131.参考所有附图且根据本公开的各种实施例，提供一种三维存储器装置，其包括：绝缘层32和导电层46的交替堆叠，其位于衬底(9、10)上方；存储器开口49，其竖直地延伸穿过交替堆叠(32、46)并且具有在导电层46的层级处的横向突出部；以及存储器开口填充结构58，其位于存储器开口49中，其中存储器开口填充结构58中的每一者包括竖直半导体通道60、横向包围竖直半导体通道60的电介质材料衬里56以及横向包围电介质材料衬里56且位于横向突出部的容积内的分立存储器元件54的竖直堆叠，其中分立存储器元件54的竖直堆叠内的每个分立存储器元件54包括竖直内侧壁和凸形或阶梯式外侧壁，所述凸形或阶梯式外侧壁相对于竖直内侧壁向外横向偏移了横向偏移距离，在其中心段处的横向偏移距离比在其顶部段和其底部段处的横向偏移距离大。
132.在一个实施例中，每个分立存储器元件54的凸形或阶梯式外侧壁包括阶梯式外侧壁，所述阶梯式外侧壁包括彼此毗邻的多个竖直外侧壁段和多个水平外侧壁段。在一个实施例中，每个分立存储器元件54的阶梯式外侧壁的顶部段包括阶梯式外侧壁中的相应阶梯式外侧壁的多个竖直外侧壁段中的第一竖直外侧壁段；每个分立存储器元件54的阶梯式外侧壁的底部段包括阶梯式外侧壁中的相应阶梯式外侧壁的多个竖直外侧壁段中的第二竖直外侧壁段；并且每个分立存储器元件54的阶梯式外侧壁的中心段包括阶梯式外侧壁中的相应阶梯式外侧壁的多个竖直外侧壁段中的第三竖直外侧壁段。在一个实施例中，多个竖
直外侧壁段中的第一竖直外侧壁段和第二竖直外侧壁段与竖直半导体通道60等距。
133.在图15和16中所示的一个实施例中，每个阶梯式外侧壁的多个竖直外侧壁段至少包括相对于竖直半导体通道60横向偏移了至少三个不同横向偏移距离的五个竖直外侧壁段；并且每个阶梯式外侧壁的多个水平外侧壁段至少包括与衬底(9、10)竖直间隔开不同竖直距离的六个水平外侧壁段。
134.在一个实施例中，每个分立存储器元件54的凸形或阶梯式外侧壁包括与相应分立存储器元件54的竖直内侧壁毗邻的凸形外侧壁。
135.在一个实施例中，存储器开口填充结构58中的每一者进一步包括与分立存储器元件54的竖直堆叠的全部凸形或阶梯式外侧壁接触的阻挡电介质层52。在一个实施例中，每个存储器开口填充结构58内的分立存储器元件54的竖直堆叠的所有表面与阻挡电介质层52和电介质材料衬里56的相应表面直接接触。
136.在一个实施例中，导电层46中的横向包围分立存储器元件54的竖直堆叠中的相应分立存储器元件54的每个导电层46包括面向相应分立存储器元件54的凸形或阶梯式侧壁的凹形或阶梯式侧壁。
137.在一个实施例中，分立存储器元件54包括电荷存储元件；电介质材料衬里56包括隧穿电介质层；并且三维存储器装置包括竖直nand串阵列。
138.本公开的示例性结构可包含三维存储器装置。在一个实施例中，三维存储器装置包括三维nand存储器装置。导电层46可包括或可电连接到三维nand存储器装置的相应字线。衬底(9、10)可包括硅衬底。竖直nand存储器装置可包括硅衬底上方的三维(例如，竖直)nand串阵列。三维nand串阵列的第一装置层级中的至少一个存储器元件54可位于三维nand串阵列的第二装置层级中的另一导电层46的层级处的另一存储器元件54上方。硅衬底可包含集成电路，所述集成电路包括用于位于其上的存储器装置的驱动器电路(如体现为至少一个半导体装置700的子集)。导电层46可包括多个控制栅电极，其具有基本上平行于衬底(9、10)的顶部表面，例如在一对背侧沟槽79之间延伸的条带形状。多个控制栅电极至少包括位于第一装置层级中的第一控制栅电极，以及位于第二装置层级中的第二控制栅电极。三维nand串阵列可包括：多个半导体通道(59、11、60)，其中多个半导体通道(59、11、60)中的每一者的至少一个末端部分(例如竖直半导体通道60)基本上垂直于衬底(9、10)的顶部表面延伸；以及多个存储器元件54。每个存储器元件54可邻近于多个半导体通道(59、11、60)中的相应半导体通道定位。
139.在一个实施例中，每个存储器元件54的横向突出竖直横截面轮廓可局部增加每个存储器元件54的横向突出部分的中心中的电场，这减少相邻字线干扰，并且可能会降低三维存储器装置的工作电压。
140.虽然前述内容指代特定的优选实施例，但应理解，本公开不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作各种修改且这些修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”涵盖其中词语“主要上由
……
组成”或词语“由
……
组成”代替词语“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可利用在功能上等效的任何其它兼容结构和/或配置实践本公开，条件是此类替代物并未被明确禁用或并未以其它方式被本领域的一般技术人员已知为是不可能的。所有本文中
列举的公开、专利申请以及专利以全文引用的方式并入本文中。

技术特征：
1.一种三维存储器装置，其包括：绝缘层与导电层的交替堆叠，其位于衬底上方；存储器开口，其竖直地延伸穿过所述交替堆叠并且具有在所述导电层的层级处的横向突出部；以及存储器开口填充结构，其位于所述存储器开口中，其中所述存储器开口填充结构中的每一者包括竖直半导体通道、横向包围所述竖直半导体通道的电介质材料衬里以及横向包围所述电介质材料衬里且位于所述横向突出部的容积内的分立存储器元件的竖直堆叠，其中所述分立存储器元件的竖直堆叠内的每个分立存储器元件包括竖直内侧壁和凸形或阶梯式外侧壁，所述凸形或阶梯式外侧壁相对于所述竖直内侧壁向外横向偏移了横向偏移距离，在其中心段处的所述横向偏移距离比在其顶部段和其底部段处的所述横向偏移距离大。2.根据权利要求1所述的三维存储器装置，其中每个分立存储器元件的所述凸形或阶梯式外侧壁包括所述阶梯式外侧壁，所述阶梯式外侧壁包括彼此毗邻的多个竖直外侧壁段和多个水平外侧壁段。3.根据权利要求2所述的三维存储器装置，其中：每个分立存储器元件的所述阶梯式外侧壁的所述顶部段包括所述阶梯式外侧壁中的相应阶梯式外侧壁的所述多个竖直外侧壁段中的第一竖直外侧壁段；每个分立存储器元件的所述阶梯式外侧壁的所述底部段包括所述阶梯式外侧壁中的所述相应阶梯式外侧壁的所述多个竖直外侧壁段中的第二竖直外侧壁段；并且每个分立存储器元件的所述阶梯式外侧壁的所述中心段包括所述阶梯式外侧壁中的所述相应阶梯式外侧壁的所述多个竖直外侧壁段中的第三竖直外侧壁段。4.根据权利要求3所述的三维存储器装置，其中所述多个竖直外侧壁段中的所述第一竖直外侧壁段和所述第二竖直外侧壁段与所述竖直半导体通道等距。5.根据权利要求2所述的三维存储器装置，其中：每个阶梯式外侧壁的所述多个竖直外侧壁段包括相对于所述竖直半导体通道横向偏移了至少三个不同横向偏移距离的至少五个竖直外侧壁段；并且每个阶梯式外侧壁的所述多个水平外侧壁段包括与所述衬底竖直间隔开不同竖直距离的至少六个水平外侧壁段。6.根据权利要求1所述的三维存储器装置，其中每个分立存储器元件的所述凸形或阶梯式外侧壁包括与相应分立存储器元件的所述竖直内侧壁毗邻的所述凸形外侧壁。7.根据权利要求1所述的三维存储器装置，其中所述存储器开口填充结构中的每一者进一步包括与所述分立存储器元件的竖直堆叠的全部所述凸形或阶梯式外侧壁接触的阻挡电介质层。8.根据权利要求7所述的三维存储器装置，其中每个存储器开口填充结构内的所述分立存储器元件的竖直堆叠的所有表面与所述阻挡电介质层和所述电介质材料衬里的相应表面直接接触。9.根据权利要求1所述的三维存储器装置，其中所述导电层中的横向包围所述分立存储器元件的竖直堆叠中的相应分立存储器元件的每个导电层包括面向所述相应分立存储器元件的所述凸形或阶梯式侧壁的凹形或阶梯式侧壁。
10.根据权利要求1所述的三维存储器装置，其中：所述分立存储器元件包括电荷存储元件；所述电介质材料衬里包括隧穿电介质层；并且所述三维存储器装置包括竖直nand串阵列。11.一种形成半导体结构的方法，其包括：形成单位层堆叠的竖直重复，其中所述单位层堆叠从底部到顶部包括绝缘层、在各向同性蚀刻剂中具有第一蚀刻速率的第一牺牲材料层、在所述各向同性蚀刻剂中具有大于所述第一蚀刻速率的第二蚀刻速率的第二牺牲材料层，以及在所述各向同性蚀刻剂中具有小于所述第二蚀刻速率的第三蚀刻速率的第三牺牲材料层；穿过所述竖直重复形成具有直侧壁的存储器开口；通过将各向同性蚀刻剂引入到所述存储器开口中来相对于所述绝缘层选择性地使所述第一、第二和第三牺牲材料层横向凹进，其中所述存储器开口的每个侧壁包括在竖直相邻的每对所述绝缘层之间的阶梯式表面；在所述存储器开口中的每一者内形成存储器开口填充结构，其中每个存储器开口填充结构包括分立存储器元件的竖直堆叠、电介质材料衬里和竖直半导体通道，所述分立存储器元件形成于围绕所述存储器开口中的相应存储器开口的横向凹部中；以及用导电层替换所述第一、第二和第三牺牲材料层。12.根据权利要求11所述的方法，其中：所述第一牺牲材料层包括具有第一密度的第一氮化硅材料；所述第二牺牲材料层包括具有小于所述第一密度的第二密度的第二氮化硅材料；并且所述各向同性蚀刻剂包括稀氢氟酸。13.根据权利要求11所述的方法，其中：所述第一牺牲材料层包括以第一原子浓度包含锗原子的第一硅锗合金；所述第二牺牲材料层包括以大于所述第一原子浓度的第二原子浓度包含锗原子的第二硅锗合金或锗；并且所述各向同性蚀刻剂包括氢氟酸与过氧化氢的混合物。14.根据权利要求11所述的方法，其中所述分立存储器元件的竖直堆叠中的每个分立存储器元件全部地形成于竖直相邻的一对绝缘层之间。15.根据权利要求11所述的方法，其中形成所述存储器开口填充结构包括：在所述存储器开口的外围部分处共形地沉积阻挡电介质层；将存储器材料层共形地沉积在所述阻挡电介质层上；以及各向异性地蚀刻位于所述横向凹部外部的所述存储器材料层的部分，其中所述横向凹部中的所述存储器材料层的剩余部分包括所述存储器元件的竖直堆叠。16.根据权利要求11所述的方法，其中：所述存储器元件包括电荷存储元件；所述电介质材料衬里包括隧穿电介质层；并且所述半导体结构包括竖直nand串阵列。17.一种形成半导体结构的方法，其包括：在衬底上方形成单位层堆叠的竖直重复，其中所述单位层堆叠从底部到顶部包括绝缘
层和成分渐变牺牲材料层，所述成分渐变牺牲材料层在各向同性蚀刻剂中具有竖直渐变蚀刻速率，所述竖直渐变蚀刻速率在所述成分渐变牺牲材料层的下部部分中随着距所述衬底的竖直距离而增加，并且在所述成分渐变牺牲材料层的上部部分中随着距所述衬底的所述竖直距离而减小；穿过所述竖直重复形成具有直侧壁的存储器开口；通过将各向同性蚀刻剂引入到所述存储器开口中来相对于所述绝缘层选择性地使所述成分渐变牺牲材料层横向凹进，其中所述存储器开口的每个侧壁包括竖直相邻的每对所述绝缘层之间的相应成分渐变牺牲材料层的凹形表面；在所述存储器开口中的每一者内形成存储器开口填充结构，其中每个存储器开口填充结构包括分立存储器元件的竖直堆叠、电介质材料衬里和竖直半导体通道，所述分立存储器元件形成于围绕所述存储器开口中的相应存储器开口的横向凹部中；以及用导电层替换第一、第二和第三牺牲材料层。18.根据权利要求17所述的方法，其中所述成分渐变牺牲材料层包括氮化硅材料，所述氮化硅材料具有竖直渐变密度，所述竖直渐变密度在所述成分渐变牺牲材料层的与所述成分渐变牺牲材料层的顶部表面和底部表面竖直间隔开的中心部分处具有最低密度值。19.根据权利要求17所述的方法，其中所述成分渐变牺牲材料层包括具有竖直渐变锗原子浓度的硅锗合金，所述竖直渐变锗原子浓度在所述成分渐变牺牲材料层的与所述成分渐变牺牲材料层的顶部表面和底部表面竖直间隔开的中心部分处具有峰值锗浓度。20.根据权利要求17所述的方法，其中形成所述存储器开口填充结构包括：在所述存储器开口的外围部分处共形地沉积阻挡电介质层；将存储器材料层共形地沉积在所述阻挡电介质层上；以及各向异性地蚀刻位于所述横向凹部外部的所述存储器材料层的部分，其中所述横向凹部中的所述存储器材料层的剩余部分包括所述分立存储器元件的竖直堆叠并且所述存储器元件中的每一者具有相应凸形外侧壁和相应直内侧壁。

技术总结
一种三维存储器装置包含：绝缘层与导电层的交替堆叠，其位于衬底上方；存储器开口，其竖直地延伸穿过所述交替堆叠并且具有在所述导电层的层级处的横向突出部；以及存储器开口填充结构，其位于所述存储器开口中。所述存储器开口填充结构中的每一者包含竖直半导体通道、横向包围所述竖直半导体通道的电介质材料衬里以及横向包围所述电介质材料衬里且位于所述横向突出部的容积内的分立存储器元件的竖直堆叠。每个分立存储器元件包含竖直内侧壁和凸形或阶梯式外侧壁。凸形或阶梯式外侧壁。凸形或阶梯式外侧壁。


技术研发人员：R
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2021.05.26
技术公布日：2023/9/9