SoC芯片及SoC芯片的快速启动方法与流程

soc芯片及soc芯片的快速启动方法
技术领域
1.本发明涉及集成电路技术领域，尤其涉及一种soc芯片及soc芯片的快速启动方法。


背景技术：

2.ddr sdram(双倍速率同步动态随机存储器)简称ddr，是cpu能直接寻址的存储空间。由于其对数据的访问速率快，是高性能处理器的重要组成部件。在其技术规格更新至第三代(ddr3)以后，因工作频率超过1ghz，在ddr读写有效数据之前，需要对ddr和ddr控制器之间执行大量的校准及训练，包括ddr内部每个dq端子的pullup、pulldown电阻的校准；内部基准电压的校准和读写延迟的训练。
3.对于拥有ddr控制器的系统级芯片(soc)来说，为了实现低功耗设计和快速启动，如图1所示，soc芯片通常分为可断电的ddr等高速区和不断电的低速区。首次上电时需要对ddr执行毫秒级以上的校准及训练，其结果需要300多个寄存器存储，为了快速启动，可利用校准及训练后的ddr设定值，在soc断电前，将其值备份到不断电区，再上电时，可省略校准及训练过程，从不断电区恢复ddr设定值。
4.现有技术存在的问题主要有：1、300多个寄存器的数据备份及再恢复到ddr控制器的寄存器增加了断电及上电的时间；2、增加了备份及恢复操作的软件开发程序及难度；3、增加了不断电区的备份电路的面积及功耗，而不断电区的要求是功耗尽可能小。


技术实现要素：

5.为解决上述问题，本发明提供了一种soc芯片及soc芯片的快速启动方法，能够实现soc的低功耗设计和快速启动。
6.一方面，本发明提供一种soc芯片，包括可断电区和不断电区，其中，
7.所述可断电区包括：
8.系统总线；
9.ddr控制器，与所述系统总线和soc外部的ddr连接，用于在上电以及ddr配置失效时，对所述ddr执行校准及训练，得到配置ddr所使用的ddr设定值，并根据所述ddr设定值对所述ddr进行配置，还用于配置好所述ddr之后，控制所述系统总线和所述ddr之间的数据传输；
10.非易失性存储器，与所述系统总线连接，用于存储所述ddr设定值；
11.所述不断电区，用于备份所述soc芯片的运行关键数据。
12.可选地，所述非易失性存储器包括磁性随机存储器、铁电随机存储器和阻变式随机存储器的任意一种。
13.可选地，所述ddr控制器、所述非易失性存储器以及所述不断电区通过所述系统总线实现数据传输。
14.可选地，所述可断电区还包括：
15.cpu和dma控制器，分别连接于所述系统总线。
16.可选地，所述不断电区包括多个备份寄存器。
17.另一方面，本发明提供一种soc芯片的快速启动方法，包括：
18.首次上电时，ddr控制器对ddr执行一次毫秒级以上时长的校准及训练，校准及训练后得到配置ddr所使用的ddr设定值，并通过系统总线将所述ddr设定值写入非易失性存储器；
19.再上电时，ddr控制器通过系统总线读出存储于所述非易失性存储器的ddr设定值，并对ddr进行配置与简易读写测试。
20.可选地，所述ddr控制器设置为系统总线的主模式。
21.可选地，还包括：
22.若简易读写测试失败，ddr控制器对ddr重新执行校准及训练，校准及训练后得到新的ddr设定值，并将更新后的ddr设定值存储于非易失性存储器。
23.可选地，所述非易失性存储器包括磁性随机存储器、铁电随机存储器和阻变式随机存储器的任意一种。
24.可选地，所述非易失性存储器位于soc芯片内部，或者独立设置于soc芯片外部。
25.本发明提供的soc芯片及soc芯片的快速启动方法，利用非易失性存储器保存ddr控制器校准及训练后得到的ddr设定值，断电时ddr控制器的校准及训练后的ddr设定值不需备份到不断电区，达到soc低功耗、快速启动的目的。
附图说明
26.图1为现有技术中soc芯片低功耗设计的结构示意图；
27.图2为本发明一实施例soc芯片的结构示意图；
28.图3为本发明一实施例soc芯片的结构示意图；
29.图4为本发明一实施例soc芯片的结构示意图。
具体实施方式
30.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
31.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
32.在本技术中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本技术及其实施例，并非用于限定所指示的装
置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
33.并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本技术中的具体含义。
34.此外，术语“安装”、“设置”、“设有”、“连接”、“相连”、“套接”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
35.下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
36.本发明一实施例提供一种soc芯片，图2示出了该soc芯片的结构示意图。如图2所示，该soc芯片包括可断电区和不断电区，其中，
37.可断电区包括系统总线、ddr控制器和非易失性存储器，
38.ddr控制器与系统总线和soc外部的ddr连接，用于在上电以及ddr配置失效时，对ddr执行校准及训练，得到配置ddr所使用的ddr设定值，并根据ddr设定值对ddr进行配置，还用于配置好ddr之后，控制系统总线和ddr之间的数据传输，本实施例中，soc外部ddr可以是ddr3，ddr4，ddr5等系列产品；
39.非易失性存储器与系统总线连接，用于存储ddr设定值；
40.所述不断电区，连接于系统总线，用于备份soc芯片的运行关键数据。
41.ddr控制器、非易失性存储器以及不断电区通过所述系统总线实现数据传输。
42.上述soc芯片，首次上电时，ddr控制器执行校准及训练，在获取ddr配置设定值后通过系统总线将ddr设定值写到非易失性存储器中。根据ddr设定值配置soc外部ddr，然后对ddr读写有效数据。
43.进一步地，参考图2，可断电区还包括：cpu和dma控制器，分别连接于系统总线。
44.所述不断电区包括多个备份寄存器，只需要备份ddr设定值以外的关键数据。
45.本实施例用到的非易失性存储器(non-volatile memory，nvm)，其性能参数主要为：1、数据保持时间》1年；2、擦写次数》1e10；3、存取时间》25ns。具体地，非易失性存储器可以为磁性随机存储器mram、铁电随机存储器fram和阻变式随机存储器rram的任意一种。
46.图3和图4示出了非易失性存储器的两种具体实现形式。如图3所示，nvm选择mram，ddr控制器与mram及其控制器并行连接于系统总线。如图4所示，nvm选择fram，ddr控制器与fram及其控制器并行连接于系统总线。
47.本发明实施例提供的一种soc芯片，利用非易失性存储器保存ddr控制器校准及训练后得到的ddr设定值，达到soc低功耗、快速启动的目的。相比于现有技术，有以下有益效果：
48.1、本发明减少了soc的断电及上电的时间，由于ddr的校准及训练后得到的ddr设定值保存于非易失性存储器，无需执行300多个寄存器的备份及再恢复的操作；
49.2、本发明使得保存ddr控制器校准及训练后的设定值更加简单，由于无需对校准及训练结果进行备份及恢复操作，可省去该部分的软件开发程序，直接保存到非易失性存储器；
50.3、本发明与常见ddr控制器兼容性好：因ddr控制器具有总线的master功能，采用本发明方案时只需将原有的用于保存ddr控制器内校准及训练结果的寄存器地址改为nvm的地址，无需软件及硬件的大改，降低了实施成本；
51.4、本发明减少了ddr控制器的寄存器与不断电区的备份寄存器，降低了不断电区的功耗，同时本发明采用的nvm，可实现ddr控制器校准及训练结果的更新与长期保存。
52.另一方面，本发明实施例还提供一种soc芯片的快速启动方法，该方法包括：
53.首次上电时，ddr控制器对ddr执行一次毫秒级以上时长的校准及训练，校准及训练后得到配置ddr所使用的ddr设定值，并通过系统总线将ddr设定值写入非易失性存储器。其中，ddr控制器设置为系统总线的master模式(即主模式)，可以通过总线把ddr设定值保存于ddr控制器以外的nvm。经过该步骤后，在断电前无需考虑ddr设定值，仅需将其他数据备份到不断电区即可。
54.再上电时，ddr控制器通过系统总线读出存储于非易失性存储器的ddr设定值，并对ddr进行配置与简易读写测试。
55.上述过程只需在首次上电进行ddr的校准及训练，后续上电不再重复进行校准及训练，实现了soc的快速启动。
56.当然需要说明的是，当系统的工作环境发生变化，如简易读写测试失败时，ddr控制器对ddr重新执行校准及训练，校准及训练后得到新的ddr设定值，并将更新后的ddr设定值存储于非易失性存储器。
57.作为一种实施方式，本发明实施例中的非易失性存储器可选择擦写次数达到1e10次，对于数据保持时间要求不高且可快速读写的mram、fram、rram或其他性能参数类似的存储器件，该类型nvm可满足低功耗系统的频繁断电的要求。
58.且需要说明的是，非易失性存储器可以嵌入式地位于soc芯片内部，或者独立设置于soc芯片外部。
59.本发明实施例提出了一种soc芯片的快速启动方法，基于nvm保存ddr控制器的校准及训练后的ddr设定值，减少soc的断电及上电的时间，同时满足校准及训练后ddr设定值的长期更新的需求，实现拥有ddr控制器的soc的低功耗、快速启动。
60.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

技术特征：
1.一种soc芯片，其特征在于，包括可断电区和不断电区，其中，所述可断电区包括：系统总线；ddr控制器，与所述系统总线和soc外部的ddr连接，用于在上电以及ddr配置失效时，对所述ddr执行校准及训练，得到配置ddr所使用的ddr设定值，并根据所述ddr设定值对所述ddr进行配置，还用于配置好所述ddr之后，控制所述系统总线和所述ddr之间的数据传输；非易失性存储器，与所述系统总线连接，用于存储所述ddr设定值；所述不断电区，用于备份所述soc芯片的运行关键数据。2.根据权利要求1所述的soc芯片，其特征在于，所述非易失性存储器包括磁性随机存储器、铁电随机存储器和阻变式随机存储器的任意一种。3.根据权利要求1所述的soc芯片，其特征在于，所述ddr控制器、所述非易失性存储器以及所述不断电区通过所述系统总线实现数据传输。4.根据权利要求1所述的soc芯片，其特征在于，所述可断电区还包括：cpu和dma控制器，分别连接于所述系统总线。5.根据权利要求1所述的soc芯片，其特征在于，所述不断电区包括多个备份寄存器。6.一种soc芯片的快速启动方法，其特征在于，所述方法包括：首次上电时，ddr控制器对ddr执行一次毫秒级以上时长的校准及训练，校准及训练后得到配置ddr所使用的ddr设定值，并通过系统总线将所述ddr设定值写入非易失性存储器；再上电时，ddr控制器通过系统总线读出存储于所述非易失性存储器的ddr设定值，并对ddr进行配置与简易读写测试。7.根据权利要求6所述的方法，其特征在于，所述ddr控制器设置为系统总线的主模式。8.根据权利要求6所述的方法，其特征在于，还包括：若简易读写测试失败，ddr控制器对ddr重新执行校准及训练，校准及训练后得到新的ddr设定值，并将更新后的ddr设定值存储于非易失性存储器。9.根据权利要求6所述的方法，其特征在于，所述非易失性存储器包括磁性随机存储器、铁电随机存储器和阻变式随机存储器的任意一种。10.根据权利要求6所述的方法，其特征在于，所述非易失性存储器位于soc芯片内部，或者独立设置于soc芯片外部。

技术总结
本发明提供一种SoC芯片，其包括：可断电区和不断电区，其中可断电区包括系统总线、DDR控制器和非易失性存储器，DDR控制器与系统总线和SoC外部的DDR连接，用于在上电以及DDR配置失效时，对DDR执行校准及训练，得到配置DDR所使用的DDR设定值，并根据DDR设定值对DDR进行配置，还用于配置好DDR之后，控制系统总线和DDR之间的数据传输；非易失性存储器与系统总线连接，用于存储DDR设定值。本发明利用非易失性存储器保存校准及训练得到的DDR设定值，后续启动可实现低功耗快速启动。续启动可实现低功耗快速启动。续启动可实现低功耗快速启动。


技术研发人员：林启春 王效 辛辉 陈楚君 张赞
受保护的技术使用者：浙江驰拓科技有限公司
技术研发日：2022.03.02
技术公布日：2023/9/12