一种振铃抑制电路及电子设备的制作方法

1.本技术属于总线技术领域，具体涉及一种振铃抑制电路及电子设备。


背景技术：

2.can2.0b规范定义了两种互补的逻辑数值：显性和隐形。同时传送显性和隐性状态位时，总线呈显性状态；同时传送显性状态位时，总线呈显性状态；同时传送隐性状态位时，总线呈隐性状态。显性数值表示逻辑0，隐性数值表示逻辑1。
3.can收发器作为can控制器和物理总线之间的接口，将can控制器的逻辑电平转换为can总线的差分电平，在两条有差分电压的总线电缆上传输数据。根据can总线协议要求，两条有差分电压的总线为具有100欧姆的双绞屏蔽线走线，相对应的终端阻抗应选择100欧姆。
4.而目前can收发器在显性切换为隐性时会因为输出阻抗突然变高，导致信号反射增加，引起信号振荡，可能出现错误帧增多或通信不稳定。


技术实现要素：

5.技术目的：本技术旨在提供一种振铃抑制电路及电子设备，以解决目前can收发器在显性切换为隐性时会因为输出阻抗突然变高，导致信号反射增加，引起信号振荡，可能出现错误帧增多或通信不稳定的技术问题。
6.为实现该技术目的，本技术采用以下技术方案。
7.第一方面，本技术实施例提供了一种振铃抑制电路，用于抑制总线振铃，所述总线包括第一总线线路和第二总线线路，所述振铃抑制电路包括：第一阻抗匹配模块，所述第一阻抗匹配模块耦合于所述第一总线线路、所述第二总线线路以及电源之间；第二阻抗匹配模块，所述第二阻抗匹配模块耦合于所述第一总线线路、所述第二总线线路以及公共端之间；所述第一阻抗匹配模块和所述第二阻抗匹配模块，用于实现所述第一总线线路和所述第二总线线路的阻抗匹配以抑制振铃。
8.另一方面，本技术实施例还提供了一种电子设备，包括：总线收发器，所述总线收发器连接第一总线线路和第二总线线路，用于向所述第一总线线路和所述第二总线线路发射信号，或者从所述第一总线线路和所述第二总线线路接收信号；以及如以上所述的振铃抑制电路。
9.有益效果：与现有技术相比，本技术实施例提供的一种振铃抑制电路能够用于can收发器。通过在第一总线线路、第二总线线路以及电源之间耦合第一阻抗匹配模块，在第一总线线路、第二总线线路以及公共端之间耦合第二阻抗匹配模块，可以实现总线的阻抗匹配，该振铃抑制电路可在can总线从显性到隐性切换期间起到阻抗匹配作用，抑制振铃。
10.当can总线进入can总线隐性状态时，可输出第一阻抗匹配模块的第一控制信号和
第二阻抗匹配模块的第二控制信号，将本技术实施例提供的振铃抑制电路断开。根据本技术实施例提供的振铃抑制电路可以在can总线从显性状态到can总线隐性状态切换期间至较短时间内被耦合到第一总线线路和第二总线线路之间。
附图说明
11.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
12.图1为具有多个节点的can总线通讯系统示例的示意图；图2为can收发器星型拓扑结构示意图；图3为can总线出现振铃的波形示意图；图4为示例一的can收发器的示意图；图5为根据实施例一提供的振铃抑制电路的结构示意图；图6为根据实施例二提供的振铃抑制电路的示意图；图7为示例二的can收发器的示意图；图8为根据实施例三提供的振铃抑制电路的示意图；图9为根据实施例三提供的振铃抑制电路的典型波形；附图标记：1-振铃抑制电路、10-节点、11-can收发器、12-can控制器、13-微处理器、14-第一总线线路、15-第二总线线路、101-收发模块、102-驱动模块、1021-高端驱动模块、1022-低端驱动模块、20-第一阻抗匹配模块、21-第二阻抗匹配模块、201-pmos开关对、211-nmos开关对。
具体实施方式
13.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
14.本技术中提及的需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
15.此外，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点10之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
16.can总线是控制器局域网总线，是一种用于实时应用的串行通讯协议总线。
can2.0b规范定义了两种互补的逻辑数值：显性和隐形。同时传送显性和隐性状态位时，总线呈显性状态；同时传送显性状态位时，总线呈显性状态；同时传送隐性状态位时，总线呈隐性状态。显性数值表示逻辑0，隐性数值表示逻辑1。
17.典型地，can总线为隐性（逻辑1）时，can_h和can_l的电平都为2.5v（电位差为0v）；can总线为显性（逻辑0）时，can_h和can_l的电平分别为3.5v和1.5v（电位差为2v）。
18.第一总线线路14（canh）与第二总线线路15（canl）接入can总线（总线系统又称作can bus），在显性时数据发射接口txd输入低电平，can总线差分电平为高，数据接收接口rxd输出为低；在隐性时数据发射接口txd输入高电平，can总线差分电平为低，数据接收接口rxd输出为高。
19.传统can收发器11在采用如图2所示的星型拓扑时，在显性切换为隐性时，会因为输出阻抗突然变高导致信号反射，从而引起信号震荡，can收发器11接收到错误信号。can总线出现振铃的波形示意图如图3所示。
20.本技术实施例旨在提供一种振铃抑制电路及电子设备，以解决目前can收发器11在显性切换为隐性时会因为输出阻抗突然变高，导致信号反射增加，引起信号振荡，可能出现错误帧增多或通信不稳定的问题。
21.图1示出了具有多个节点10的can总线通讯系统示例的示意图。如图1所示，多个节点10耦合到can总线组成can总线通讯系统。can总线通讯系统包括中间节点10和两端的末端节点10。can总线能够连接较多的节点10设备，理论上一条can总线最多能够连接110个节点10。
22.can总线需要在第一总线线路14（canh）和第二总线线路15（canl）加终端电阻，can总线的终端电阻应与can总线的标称阻抗相匹配。可选地，终端电阻典型值是100欧姆，作用是匹配总线阻抗。
23.图1示出的多个节点10，以其中一个节点10为例，包括can收发器11和can控制器12，can收发器11通过数据发射接口txd和数据接收接口rxd连接can控制器12。can控制器12是用于实现can总线协议以及与微处理器13通信。can总线的工作方式是多主机，不分主从节点10，网络上任意一个节点10都可以随时主动向网络上的其他节点10发送消息。
24.在一些实施例中，can控制器12也可以是节点10上微处理器13的部分。微处理器13可将需要在can总线上发射的消息，传递到can控制器12；或从can控制器12接收消息。微处理器13可连接其他设备，为其他设备提供与can总线之间进行通信的接口。
25.图4示出了示例一的can收发器11的示意图；如图4所示，can收发器11包括收发模块101和与收发模块101连接的总线驱动模块102。总线驱动模块102包括高端驱动模块1021和低端驱动模块1022。第一总线线路14（canh）与第二总线线路15（canl）分别由高端驱动模块1021和低端驱动模块1022进行驱动，高端驱动模块1021和低端驱动模块1022都包括mos晶体管和与mos晶体管串联的二极管。高端驱动模块1021中的二极管为了防止第一总线线路14（canh）的高电压倒灌到电源vcc中，低端驱动模块1022中的二极管为了防止第二总线线路15（canl）由于负压较大而损坏。
26.实施例一：图5为根据实施例一提供的振铃抑制电路1的示意图；如图5所示，一种振铃抑制电路1，用于抑制总线振铃，总线包括第一总线线路14和第二总线线路15；
振铃抑制电路1包括：第一阻抗匹配模块20，第一阻抗匹配模块20耦合于第一总线线路14、第二总线线路15以及电源之间；第二阻抗匹配模块21，第二阻抗匹配模块21耦合于第一总线线路14、第二总线线路15以及公共端之间；第一阻抗匹配模块20和第二阻抗匹配模块21，用于实现第一总线线路14和第二总线线路15的阻抗匹配以抑制振铃。
27.本技术提供的振铃抑制电路1能够用于can收发器11。通过在第一总线线路14、第二总线线路15以及电源之间耦合第一阻抗匹配模块20，在第一总线线路14、第二总线线路15以及公共端之间耦合第二阻抗匹配模块21，可以实现总线的阻抗匹配，该振铃抑制电路1可在can总线从显性到隐性切换期间起到阻抗匹配作用，抑制振铃。
28.在一些实施方式中，第一阻抗匹配模块20包括第一开关单元和第一阻抗匹配电阻单元，第一阻抗匹配电阻单元包括连接于电源vcc和第一总线线路14（canh）之间的第一阻抗匹配电阻，以及连接于电源vcc和第二总线线路15（canl）之间的第二阻抗匹配电阻；第一开关单元包括第一控制端，第一控制端用于输入第一开关控制信号以将第一阻抗匹配电阻单元接入第一总线线路14和第二总线线路15，或者断开第一阻抗匹配电阻单元。
29.在一些实施方式中，第二阻抗匹配模块21包括第二开关单元和第二阻抗匹配电阻单元，第二阻抗匹配电阻单元包括连接于第一总线线路14（canh）和公共端之间的第三阻抗匹配电阻，以及连接于第二总线线路15（canl）和公共端之间的第四阻抗匹配电阻；第二开关单元包括第二控制端，第二控制端用于输入第二开关控制信号以将第二阻抗匹配电阻单元接入第一总线线路14和第二总线线路15，或者断开第二阻抗匹配电阻单元。
30.在一些实施方式中，第一控制信号是第二控制信号的反信号。
31.可选地，第一开关单元和第二开关单元可包括mos管、mos管对、三极管或其他开关元件。
32.当can总线进入can总线隐性状态时，可输出第一阻抗匹配模块20的第一控制信号或第二阻抗匹配模块21的第二控制信号，将本技术实施例提供的振铃抑制电路1断开。根据本技术实施例提供的振铃抑制电路可以在can总线从显性状态到can总线隐性状态切换期间至较短时间内被耦合到第一总线线路14和第二总线线路15。
33.实施例二：图6为根据实施例二提供的振铃抑制电路1的示意图；如图6所示，振铃抑制电路1，其中，第一阻抗匹配模块20包括：pmos开关对201；pmos开关对201具有第一端、第二端、第三端、第四端和第一控制端；第一端和第二端连接电源vcc，第三端连接第一总线线路14（canh），第四端连接第二总线线路15（canl），第一控制端输入控制信号以控制pmos开关对201导通或截止。
34.本技术中利用pmos开关对201耦合在连接电源vcc、第一总线线路14和第二总线线路15之间，通过控制pmos开关对201的导通或截止，可以控制振铃抑制电路1的切入和切出，能够灵活实现can总线从显性切换到隐性状态的阻抗匹配。
35.在一些实施例中，pmos开关对201包括第一p型晶体管pm1和第二p型晶体管pm2，第一p型晶体管pm1的栅极和第二p型晶体管pm2的栅极相连后作为第一控制端；第一p型晶体
管pm1的源极作为第一端，第二p型晶体管pm2的源极作为第二端，第一p型晶体管pm1的漏极作为第三端，第二p型晶体管pm2的漏极作为第四端。
36.本技术中利用将两个p型晶体管的栅极相连，实现输出一路控制信号控制两个p型晶体管同时打开或关闭，两个晶体管分别可将阻抗电阻（如以上第一阻抗匹配电阻单元中的第一阻抗匹配电阻和第二阻抗匹配电阻）连接到第一总线线路14和第二总线线路15，可灵活匹配第一总线线路14和第二总线线路15之间的阻抗。
37.在一些实施方式中，第三端串联第一电阻r1和第一二极管d1后连接第一总线线路14；第四端串联第二电阻r2和第二二极管d2后连接第二总线线路15；其中第一二极管d1的阴极连接第一总线线路14，第二二极管d2的阴极连接第二总线线路15。
38.其中第一电阻r1和第二电阻r2用于提供合理的阻抗。
39.由于二极管的正向导通、反相截止的单向导通性，可以利用二极管防止总线上电流倒灌到电源vcc。如图6所示，第二二极管d2的作用是防止canl上的正向高电压产生的较大电流通过第二p型晶体管pm2内的体二极管倒灌到电源vcc；同理，为了防止canh上的正向高电压产生的较大电流通过第一p型晶体管pm1内的体二极管倒灌到电源vcc，与第一p型晶体管pm1串连了第一二极管d1，第一二极管d1的阴极连接canh。
40.在一些实施例中，第二阻抗匹配模块21包括：nmos开关对211；nmos开关对211具有第五端、第六端、第七端、第八端和第二控制端；第五端和第六端连接公共端，第七端连接第一总线线路14，第八端连接第二总线线路15，第二控制端输入控制信号，以控制nmos开关对211导通或截止。
41.在一些实施例中，nmos开关对211包括第一n型晶体管nm1和第二n型晶体管nm2，第一n型晶体管nm1的栅极和第二n型晶体管nm2的栅极相连后作为第二控制端；第一n型晶体管nm1的源极作为第五端，第二n型晶体管nm2的源极作为第六端，第一n型晶体管nm1的漏极作为第七端，第一n型晶体管nm1的漏极作为第八端。
42.具体实施例中，晶体管可为mosfet（如绝缘栅极晶体管）。
43.在一些实施例中，第七端串联第三电阻r3和第三二极管d3后连接第一总线线路14，第八端串联第四电阻r4和第四二极管d4后连接第二总线线路15。
44.同理，为了防止电流灌入can总线，设置了第三二极管d3和第四二极管d4。
45.第一电阻r1、第二电阻r2、第三电阻r3和第四电阻r4用于提供合理的阻抗抑制振铃。
46.在一些实施例中，第一电阻r1和第三电阻r3可以均取100ω，从canh看可以获得50ω的并联电阻，同样，第二电阻r2和第四电阻r4可以均取100ω，从canl看可以获得50ω的并联电阻，canh和canl串联，可获得100ω的终端电阻，从而可以达到阻抗匹配。
47.需要说明的是，第一二极管d1、第二二极管d2、第三二极管d3、第四二极管d4在其串联支路上的位置，可根据工艺调整，图6中仅为示例，不能理解为对此的限定。
48.图6示出的实施例中，高端驱动模块1021连接数据发射接口txd、电源和canh，低端驱动模块1022连接公共端、canl与数据发射接口txd。公共端可以是地gnd。
49.图7示出了示例二的can收发器11的示意图，图7示出的can收发器11，canh与canl接入can总线，在显性时数据发射接口txd输入低电平，can bus总线差分电平为高，数据接收接口rxd输出为低；在隐性时数据发射接口txd输入高电平，can总线差分电平为低，数据
发射接口rxd输出为高。在图7示出的示例中，为了防止can总线上接入正负高压，在高端驱动模块1021中串接了高压p型晶体管，在低端驱动模块1022中串接了高压n型晶体管。
50.实施例三：图8为根据实施例三提供的振铃抑制电路1的示意图；在以上实施例的基础上，如图8所示的振铃抑制电路1与图6所示的振铃抑制电路1不同的是，为了防止canh上的高压通过第五p型晶体管pm5灌入电源vcc，串入了第四p型晶体管pm4。为了防止canl上的负向高压通过第二p型晶体管pm2灌入电源vcc，在第一阻抗匹配模块20中串入了第三p型晶体管pm3。第三p型晶体管pm3和第四p型晶体管pm4可都为高压管。
51.同理，图8示出的实施例中，在低端阻抗匹电路中串入了第三n型晶体管nm3和第四n型晶体管nm4，第三n型晶体管nm3和第四n型晶体管nm4都为高压管。如图8所示，第七端串联第三电阻r3、第三二极管d3以及第三n型晶体管nm3后连接第一总线线路14，第三n型晶体管nm3的栅极连接电源；第八端串联第四电阻r4、第四二极管d4以及第四n型晶体管nm4后连接第二总线线路15，第四n型晶体管nm4的栅极连接电源；其中第三二极管d3的阳极连接第一总线线路14，第四二极管d4的阳极连接第二总线线路15。
52.需要说明的是，若在can收发器11中已有第一二极管d1和第四p型晶体管pm4，第一阻抗匹配模块20可复用第一二极管d1和第四p型晶体管pm4，或者在其他实施例中，如图6所示，可以在第一阻抗匹配模块20中单独设计第一二极管d1和第四高压管。同样，第二阻抗匹配模块21可与低端驱动模块1022复用第四二极管d4和第四n型晶体管nm4，或者单独设计。
53.根据实施例三提供的振铃抑制电路的典型波形如图9所示。
54.如图8所示，振铃抑制电路的工作原理如下：在数据发射接口txd的数据显性时，虚线框外部的nmos与pmos打开（高端驱动模块1021中的pmos晶体管和低端驱动模块1022中的nmos晶体管打开），驱动can总线电压；在数据发射接口txd的数据显性转隐性后，虚线框外部的nmos与pmos关闭。同时，第二控制信号txds信号置高，将第一阻抗匹配模块20和第二阻抗匹配模块21打开，使canh canl输出阻抗持续为低，与can总线的120ω匹配，吸收信号反射带来的振铃。第二控制信号txds持续一段时间后置低，关闭第一阻抗匹配模块20和第二阻抗匹配模块21电路。
55.本技术实施例提供的振铃抑制电路1，能够消除bus显性到隐形因为收发器阻抗不匹配导致的bus信号振铃，且相比传统can收发器11不明显增加功耗。
56.本技术实施例还提供了一种电子设备，包括：总线收发器，总线收发器连接第一总线线路14和第二总线线路15，用于向第一总线线路14和第二总线线路15发射信号，或者从第一总线线路14和第二总线线路15接收信号；以及如以上实施例提供的振铃抑制电路1。
57.本技术实施例提供的电子设备，采用总线收发器实现can总线通信，可以与can总线上任一节点10之间实现数据收发。利用了振铃抑制电路1，能够实现can总线的阻抗匹配，抑制了can总线从显性切换到隐性产生的振玲，提高了电子设备的稳定性和可靠性。
58.最后应说明的是：以上实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；
而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围。

技术特征：
1.一种振铃抑制电路，用于抑制总线振铃，所述总线包括第一总线线路（14）和第二总线线路（15），其特征在于，所述振铃抑制电路包括：第一阻抗匹配模块（20），所述第一阻抗匹配模块（20）耦合于所述第一总线线路（14）、所述第二总线线路（15）以及电源之间；第二阻抗匹配模块（21），所述第二阻抗匹配模块（21）耦合于所述第一总线线路（14）、所述第二总线线路（15）以及公共端之间；所述第一阻抗匹配模块（20）和所述第二阻抗匹配模块（21），用于实现所述第一总线线路（14）和所述第二总线线路（15）的阻抗匹配以抑制振铃。2.根据权利要求1所述的振铃抑制电路，其特征在于，所述第一阻抗匹配模块（20）包括：pmos开关对（201）；所述pmos开关对（201）具有第一端、第二端、第三端、第四端和第一控制端；所述第一端和所述第二端连接所述电源，所述第三端连接所述第一总线线路（14），所述第四端连接第二总线线路（15），所述第一控制端输入第一控制信号，以控制所述pmos开关对（201）导通或截止。3.根据权利要求2所述的振铃抑制电路，其特征在于，所述pmos开关对（201）包括第一p型晶体管pm1和第二p型晶体管pm2，所述第一p型晶体管pm1的栅极和所述第二p型晶体管pm2的栅极相连后作为所述第一控制端；所述第一p型晶体管pm1的源极作为所述第一端，所述第二p型晶体管pm2的源极作为所述第二端，所述第一p型晶体管pm1的漏极作为所述第三端，所述第二p型晶体管pm2的漏极作为所述第四端。4.根据权利要求3所述的振铃抑制电路，其特征在于，所述第三端串联第一电阻r1和第一二极管d1后连接所述第一总线线路（14），所述第四端串联第二电阻r2和第二二极管d2后连接所述第二总线线路（15）；其中所述第一二极管d1的阴极连接所述第一总线线路（14），所述第二二极管d2的阴极连接所述第二总线线路（15）。5.根据权利要求3所述的振铃抑制电路，其特征在于，所述第三端串联第一电阻r1、第一二极管d1以及第四p型晶体管pm4后连接所述第一总线线路（14），所述第四p型晶体管pm4的栅极连接公共端；所述第四端串联第二电阻r2、第二二极管d2后以及第三p型晶体管pm3后连接所述第二总线线路（15），所述第三p型晶体管pm3的栅极连接公共端。6.根据权利要求2所述的振铃抑制电路，其特征在于，所述第二阻抗匹配模块（21）包括：nmos开关对（211）；所述nmos开关对（211）具有第五端、第六端、第七端、第八端和第二控制端；所述第五端和所述第六端连接所述公共端，所述第七端连接所述第一总线线路（14），所述第八端连接第二总线线路（15），所述第二控制端输入第二控制信号，以控制所述nmos开关对（211）导通或截止。7.根据权利要求6所述的振铃抑制电路，其特征在于，所述nmos开关对（211）包括第一n型晶体管nm1和第二n型晶体管nm2，所述第一n型晶体管nm1的栅极和所述第二n型晶体管
nm2的栅极相连后作为所述第二控制端；所述第一n型晶体管nm1的源极作为所述第五端，所述第二n型晶体管nm2的源极作为所述第六端，所述第一n型晶体管nm1的漏极作为所述第七端，所述第一n型晶体管nm1的漏极作为所述第八端。8.根据权利要求7所述的振铃抑制电路，其特征在于，所述第七端串联第三电阻r3、第三二极管d3以及第三n型晶体管nm3后连接所述第一总线线路（14），所述第三n型晶体管nm3的栅极连接电源；所述第八端串联第四电阻r4、第四二极管d4以及第四n型晶体管nm4后连接所述第二总线线路（15），所述第四n型晶体管nm4的栅极连接电源；其中所述第三二极管d3的阳极连接所述第一总线线路（14），所述第四二极管d4的阳极连接所述第二总线线路（15）。9.根据权利要求6所述的振铃抑制电路，其特征在于，所述第一控制信号是所述第二控制信号的反信号。10.一种电子设备，其特征在于，包括：总线收发器，所述总线收发器连接第一总线线路（14）和第二总线线路（15），用于向所述第一总线线路（14）和所述第二总线线路（15）发射信号，或者从所述第一总线线路（14）和所述第二总线线路（15）接收信号；以及，如权利要求1~9中任意一项所述的振铃抑制电路。

技术总结
本申请公开了一种振铃抑制电路及电子设备，用于抑制总线振铃，总线包括第一总线线路和第二总线线路，振铃抑制电路包括：第一阻抗匹配模块，第一阻抗匹配模块耦合于第一总线线路、第二总线线路以及电源之间；第二阻抗匹配模块，第二阻抗匹配模块耦合于第一总线线路、第二总线线路以及公共端之间；第一阻抗匹配模块和第二阻抗匹配模块，用于实现第一总线线路和第二总线线路的阻抗匹配以抑制振铃。通过在第一总线线路、第二总线线路以及电源之间耦合第一阻抗匹配模块，在第一总线线路、第二总线线路以及公共端之间耦合第二阻抗匹配模块，可以实现总线的阻抗匹配，该振铃抑制电路可在CAN总线从显性到隐性切换期间起到阻抗匹配作用，抑制振铃。抑制振铃。抑制振铃。


技术研发人员：胡鹏 孙园杰 刘宾杰
受保护的技术使用者：苏州纳芯微电子股份有限公司
技术研发日：2023.08.14
技术公布日：2023/9/13