具有冗余字线的半导体装置的制作方法

1.本技术涉及一种具有冗余字线的半导体装置。


背景技术：

2.在诸如dram的半导体存储装置中，有缺陷的正常字线会被冗余字线代替。然而，通常在刷新操作中，同时选择多个正常字线，从而无法容易地执行刷新冗余字线而不是有缺陷的正常字线的控制。因此，在刷新操作中，存在采用这样一种系统的情况，其中有缺陷的正常字线的刷新被停止而不进行任何替换，并且所有冗余字线被刷新而无论它们的用途如何。然而，在这种情况下，有可能在它们之间存在有缺陷的冗余字线。不期望对有缺陷的冗余字线进行刷新操作。


技术实现要素：

3.在一个方面中，本技术提供了一种设备，其包括：多个第一寄存器电路，其各自被配置成存储第一地址的多个位中的相对应的一个，所述第一地址的所述多个位被分组为第一位组和第二位组；和比较电路，其被配置成将所述多个第一寄存器电路中存储的所述第一地址与第二地址进行比较，所述第二地址的多个位被分组为第三位组和第四位组，其中所述比较电路包含被配置成将所述第一位组的每个位与所述第三位组的相关联位进行比较的第一电路部分和被配置成将所述第二位组的每个位与所述第四位组的相关联位进行比较的第二电路部分，其中在第一操作模式中，所述比较电路被配置成在所述第一电路部分检测到所述第一位组与所述第三位组匹配并且所述第二电路部分检测到所述第二位组与所述第四位组匹配时激活匹配信号，并且其中在第二操作模式中，所述比较电路被配置成在所述第一电路部分检测到所述第一位组与所述第三位组匹配而无论所述第二和第四位组如何时激活所述匹配信号。
4.在另一个方面中，本技术提供了一种设备，其包括：多个正常字线；多个冗余字线；和存取控制电路，其被配置成基于行地址选择所述多个正常和冗余字线中的至少一个，其中所述存取控制电路包含多个检测电路，其各自被分配给所述备用字线中的相关联一个，其中所述多个检测电路中的每一个被配置成存储第一地址并且在所述行地址与其中存储的所述第一地址匹配时激活匹配信号，其中当在第一操作模式中激活所述匹配信号时，所述存取控制电路被配置成选择与激活所述匹配信号的所述多个检测电路中的一个相对应的所述多个冗余字线中的一个，而不是与所述行地址相对应的所述正常字线中的一个，并且其中当在第二操作模式中激活所述匹配信号时，所述存取控制电路被配置成停止选择与所述行地址相对应的所述多个冗余字线中的一个。
5.在另一个方面中，本技术提供了一种方法，其包括：准备设备，所述设备包含被分配给相对应的行地址的多个正常和冗余字线以及多个反熔丝组，所述反熔丝组各自被分配给所述冗余字线中的相关联一个；测试所述多个正常和冗余字线以检测所述多个正常和冗余字线中的每一个是否有缺陷；将所述多个正常字线中的有缺陷的一个的所述行地址存储
到所述多个反熔丝组中的第一个中；和将所述多个冗余字线中的有缺陷的一个的所述行地址存储到与所述多个冗余字线中的所述有缺陷的一个相对应的所述多个反熔丝组中的第二个中。
附图说明
6.图1是示出了根据本公开的一个实施例的半导体装置的配置的框图；
7.图2是用于解释存储器单元阵列的配置的示意图；
8.图3是用于解释用冗余字线替换有缺陷的正常字线的状态的示意图；
9.图4是示出了刷新计数器的计数值的一个实例的图；
10.图5是示出了冗余控制电路的配置的框图；
11.图6是示出了检测电路的配置的框图；
12.图7是示出了生成状态信号的电路的电路图；
13.图8是比较电路的电路图；
14.图9a至9c是用于解释寄存器电路中存储的位信息的图；并且
15.图10是示出了刷新操作中的各种信号的变化的时序图。
具体实施方式
16.下面将参考附图详细解释本公开的各个实施例。以下详细描述参考了附图，附图通过图示的方式示出了本公开的具体方面和各个实施例。所述详细描述提供足够细节以使所属领域的技术人员能够实践本公开的这些实施例。可以利用其它实施例，并且可以在不脱离本公开的范围的情况下进行结构、逻辑和电气改变。本文所公开的各个实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
17.图1是示出了根据本公开的半导体装置10的配置的框图。图1中示出的半导体装置10例如是dram，并且包含存储器单元阵列11、进行对存储器单元阵列11的存取的存取控制电路12和向存储器单元阵列11输入数据和从所述存储器单元阵列输出数据的i/o电路13。存取控制电路12基于经由命令地址端子14从外部控制器输入的命令地址信号ca来进行对存储器单元阵列11的存取。在读取操作中，从存储器单元阵列11读取的数据dq经由i/o电路13输出到数据i/o端子15。在写入操作中，从外部控制器输入到数据i/o端子15的数据dq经由i/o电路13写入存储器单元阵列11。存取控制电路12包含冗余控制电路16和刷新计数器17。当半导体装置10的电源接通时，已经写入反熔丝阵列18中的有缺陷的地址数据被转移到冗余控制电路16。反熔丝阵列18包含多个反熔丝组19。
18.图2是用于解释存储器单元阵列11的配置的示意图。如图2中所示，存储器单元阵列11包含布置成矩阵的多个存储器垫20。存储器垫20中的每一个包含多个字线wl和多个位线bl，并且存储器单元mc布置在这些线的交叉点上。字线wl由字驱动器21驱动。位线bl中生成的电势被感测放大器22放大。冗余区域20r包含在一些存储器垫20中。如图3中所示，冗余区域20r包含多个冗余字线rwl。有缺陷的字线wl由冗余字线rwl替换。图3中示出的实例表示存储器垫20i中包含的有缺陷的字线wl0被存储器垫20j中包含的冗余字线rwl0替换并且存储器垫20j中包含的有缺陷的字线wl1被存储器垫20j中包含的冗余字线rwl1替换的状
态。
19.这里，在命令地址信号ca指示激活命令的情况下，基于从外部控制器输入的行地址以及激活命令，选择某一字线wl。此时，当行地址指示有缺陷的字线wl时，选择冗余字线rwl，而不是由行地址指示的字线wl。作为一个实例，行地址具有16位配置。同时，当命令地址信号ca指示刷新命令时，由刷新计数器17生成刷新地址。随后，对由刷新地址指示的字线wl或冗余字线rwl进行刷新操作。作为一个实例，刷新地址具有14位配置。
20.图4是示出了刷新计数器17的计数值的一个实例的图。每次发出刷新命令时，刷新计数器17的每个计数值递增。在图4中示出的实例中，刷新地址具有由cbr《13:0》构成的14位配置。在这些位中，作为较低阶13位的cbr《12:0》是真实地址，并且作为高阶位的cbr《13》被用作用于选择是刷新正常字线wl还是冗余字线rwl的信号。当最高阶位cbr《13》指示0时，选择正常字线wl，而当最高阶位cbr《13》指示1时，选择冗余字线rwl。在最高阶位cbr《13》指示1的情况下，刷新地址具有由cbr《6:0》构成的7位配置。因此，当最高阶位cbr《13》指示0时，8192个模式的地址用cbr《12:0》表示，而当最高阶位cbr《13》指示1时，128个模式的地址用cbr《6:0》表示。刷新计数器17的计数值的最大值是8319，并且当所述值达到8319时，它随后返回到0。利用此过程，在按照图2中示出的箭头a的顺序选择作为刷新操作目标的字线wl之后，按照箭头b的顺序选择冗余字线rwl。这里，当行地址具有16位配置时，其真实地址具有13位配置的刷新地址cbr《12:0》处于行地址的较高阶三位退化的状态。因此，每次更新刷新地址时，同时选择八个字线wl或八个冗余字线rwl。
21.图5是示出了冗余控制电路16的配置的框图。如图5中所示，冗余控制电路16包含多个检测电路30至3n和接收分别从检测电路30至3n输出的匹配信号mch0至mchn的编码电路41。检测电路30至3n分别被分配给冗余字线rwl中的相对应的冗余字线。因此，当存在128个冗余字线rwl时，就提供128组检测电路30至3n。行地址ra《15:0》被公共地提供给多个检测电路30至3n。在对正常字地址wl进行的刷新操作中，内部生成的行地址的较高阶三位ra《15:13》被添加到刷新地址cbr《12:0》。在开始刷新操作之前，待添加到刷新地址cbr《12:0》的行地址的较高阶三位ra《15:13》连续递增，从而顺序地添加从b000到b111的八个模式。在对冗余字线rwl进行的刷新操作中，刷新地址cbr《13》和cbr《6:0》照原样用作行地址ra。编码电路41基于匹配信号mch0至mchn生成冗余字线rwl的地址rwladd和刷新停止信号rmatch。
22.图6是示出了检测电路30的配置的框图。如图6中所示，检测电路30包含分别将地址位rr0至rr15中的相对应的一个存储在其中的寄存器电路rg0至rg15、将使能位en存储在其中的寄存器电路rgen以及将地址位rr0至rr15和行地址ra《15:0》进行比较的比较电路42。在接通半导体装置10的电源之后的初始化时，待分别存储在寄存器电路rg0至rg15和rgen中的地址位rr0至rr15和使能位en被从反熔丝组19中的相对应反熔丝组转移。这里，使能位en在相对应的冗余字线rwl用于替换操作时被设置为使能(＝1)。在这种情况下，作为替换源的有缺陷的字线wl的行地址ra被存储在寄存器电路rg0至rg15中。同时，当相对应的冗余字线rwl未用于替换操作时并且当相对应的冗余字线rwl有缺陷时，使能位en被设置为停用(＝0)。当相对应的冗余字线rwl有缺陷时，有缺陷的冗余字线rwl的行地址ra被存储在寄存器电路rg0至rg6中。图6中示出的检测电路31至3n也具有与检测电路30相同的电路配置。
23.状态信号refredf和reddisref也被输入到比较电路42。状态信号refredf和reddisref由图7中示出的电路生成。如图7中所示，状态信号refredf和reddisref与停用信号reddis和状态信号refred一起生成。停用信号reddis是一种测试信号，并且当停用信号reddis被设置为高电平时，禁止冗余控制电路16对字线进行的替换操作。状态信号refred是在冗余字线rwl在刷新操作中被刷新的时段期间变为高电平的信号。通常，停用信号reddis处于低电平，并且在这种情况下，状态信号refredf处于状态信号refred的反相电平，并且状态信号reddisref具有与状态信号refred相同的电平。
24.图8是比较电路42的电路图。如图8中所示，比较电路42包含“异或非”门电路xnor0至xnor15，其通过将寄存器电路rg0至rg15中存储的行地址rr《15:0》的每一位和行地址ra《15:0》的每一位进行比较来分别生成位匹配信号m《15:0》；和逻辑门电路50，其基于位匹配信号m《15:0》生成匹配信号mch(mch0至mchn中的任一个)。逻辑门电路50包含第一电路部分51、第二电路部分52、第三电路部分53和and门电路54。第一电路部分51接收位匹配信号m《13》和m《6:0》，并且当这些信号处于高电平时，命中信号h1被激活以成为高电平。与位匹配信号m《13》和m《6:0》相对应的行地址ra《13》和ra《6:0》的八个位构成行地址ra的第一位组。第二电路部分52接收位匹配信号m《15:14》和m《12:7》，并且当这些信号处于高电平时，命中信号h2被激活以成为高电平。与位匹配信号m《15:14》和m《12:7》相对应的行地址ra《15:14》和ra《12:7》的八个位构成行地址ra的第二位组。接收状态信号refredf的nand门电路60提供在第二电路部分52的最后一级。利用这种配置，当状态信号refredf处于低电平时，不管位匹配信号m《15:14》和m《12:7》如何，命中信号h2都变为高电平。第三电路部分53包含接收使能信号en和状态信号refredf的or门电路61、接收反相使能信号enf和状态信号reddisref的or门电路62以及接收来自or门电路61和62的输出以生成使能信号mchen的nand门电路63。随后，当命中信号h1和h2以及使能信号mchen都处于高电平时，从and门电路54输出的匹配信号mch被激活以成为高电平。
25.如上所述，使能位en在相对应的冗余字线rwl用于替换操作时被设置为高电平。在这种情况下，如图9a中所示，与作为替换源的有缺陷的字线wl的行地址ra《15:0》相同的行地址rr《15:0》被存储在寄存器电路rg0至rg15中。利用此过程，当与激活命令一起从外部控制器输入的行地址ra《15:0》与检测电路30至3n中的任一个中存储的行地址rr《15:0》匹配时，相对应的匹配信号mch被激活。响应于此，编码电路41生成与激活的匹配信号mch相对应的冗余字线rwl的地址rwladd。结果，选择由地址rwladd指示的冗余字线rwl，而不是由输入行地址ra《15:0》指示的字线wl。同时，在刷新操作中，三个位被添加到从刷新计数器17输出的刷新地址cbr《12:0》的较高阶位，从而生成16位行地址ra《15:0》。行地址的较高阶位三个位从b000变为b111，因此顺序地生成八种类型的行地址ra《15:0》。随后，当所述八种类型的行地址ra《15:0》中的一个或两个或更多个地址与检测电路30至3n中的任一个中存储的行地址rr《15:0》匹配时，相对应的匹配信号mch被激活。响应于此，编码电路41激活刷新停止信号rmatch，并且取消对相对应的字线wl进行的刷新操作。结果，不对有缺陷的字线wl进行刷新操作。
26.同时，在相对应的冗余字线rwl不用于替换操作并且相对应的冗余字线rwl有缺陷的情况下，使能位en被设置为低电平。这里，在相对应的冗余字线rwl不用于替换操作的情况下，如图9b中所示，寄存器电路rg13中存储的位rr《13》被设置为低电平。结果，不激活匹
配信号mch，而无论与激活命令一起从外部控制器输入的行地址ra《15:0》的值和刷新操作中生成的刷新地址cbr《13:0》的值如何。因此，相对应的冗余字线rwl变为未使用状态。同时，在相对应的冗余字线rwl有缺陷的情况下，如图9c中所示，寄存器电路rg13中存储的位rr《13》被设置为高电平，并且与有缺陷的冗余字线rwl的行地址ra《6:0》相同的行地址rr《6:0》被存储在寄存器电路rg0至rg6中。这里，在冗余字线rwl被刷新(refredf＝0，cbr《13》＝1)的时段期间，命中信号h2变为高电平，而无论位匹配信号m《15:14》和m《12:7》如何，因此当刷新地址cbr《6:0》和行地址rr《6:0》彼此匹配时，匹配信号mch被激活，而无论剩余的地址位ra《15:14》和ra《12:7》如何。响应于此，编码电路41激活刷新停止信号rmatch，并且取消对相对应的冗余字线rwl进行的刷新操作。结果，不对有缺陷的冗余字线wl进行刷新操作。
27.图10是示出了刷新操作中的各种信号的变化的时序图。如图10中所示，每次从外部发出刷新命令ref时，由刷新计数器17生成的刷新地址cbr《13:0》被更新。在刷新地址cbr《13》为0的时段期间，即在刷新正常字线wl的时段期间，状态信号refred变为低电平。在刷新地址cbr《13》为1的时段期间，即在刷新冗余字线rwl的时段期间，状态信号refred变为高电平。在图10中示出的实例中，检测电路30至3n中的任一个中存储的行地址rr《15:0》的值是hffff，并且其相对应的使能信号en为高电平。在这种情况下，当cbr《12:0》的值在待添加到cbr《12:0》的行地址的较高阶三个位变为b111的时刻达到最大值h1fff时，匹配信号mch被激活。响应于此，刷新停止信号rmatch被激活，并且取消对相对应的字线wl进行的刷新操作。此外，在图10中示出的实例中，检测电路30至3n中的任一个中存储的行地址rr《6:0》的值是h03，并且其相对应的使能信号en为低电平。在这种情况下，当cbr《6:0》的值变为h03时，匹配信号mch被激活。响应于此，刷新停止信号rmatch被激活，并且取消对相对应的冗余字线rwl进行的刷新操作。
28.如上所述，根据本公开的半导体装置10，不对有缺陷的字线wl和有缺陷的冗余字线rwl进行刷新操作，因此可以预防错误操作发生。为了实现这种预防，在制造阶段进行的测试过程中，有缺陷的字线wl的行地址ra《15:0》被写入任何反熔丝组19中的任一个，而有缺陷的冗余字线rwl的行地址ra《6:0》被写入分配给相对应的冗余字线rwl的反熔丝组19。随后，当有缺陷的字线wl的行地址ra《15:0》被写入反熔丝组19时，其相对应的使能信号en被设置为高电平。同时，当有缺陷的冗余字线rwl的行地址ra《6:0》被写入反熔丝组19时，其相对应的使能信号en被设置为低电平，并且行地址rr《13》被设置为高电平。
29.尽管已在某些优选实施例和实例的上下文中公开各个实施例，但本领域的技术人员将理解，本公开的范围超出具体公开的实施例扩展到其它替代性实施例和/或所述实施例及其明显的修改和等同方案的用途。另外，基于本公开，在本公开的范围内的其它修改对于本领域的技术人员将是显而易见的。还预期可进行实施例的具体特征和方面的各种组合或子组合且仍然落入本公开的范围内。因此，应理解，所公开的实施例的各种特征和方面可彼此组合或相互取代以便形成所公开实施例的变化模式。因此，希望本公开中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。

技术特征：
1.一种设备，其包括：多个第一寄存器电路，其各自被配置成存储第一地址的多个位中的相对应的一个，所述第一地址的所述多个位被分组为第一位组和第二位组；和比较电路，其被配置成将所述多个第一寄存器电路中存储的所述第一地址与第二地址进行比较，所述第二地址的多个位被分组为第三位组和第四位组，其中所述比较电路包含被配置成将所述第一位组的每个位与所述第三位组的相关联位进行比较的第一电路部分和被配置成将所述第二位组的每个位与所述第四位组的相关联位进行比较的第二电路部分，其中在第一操作模式中，所述比较电路被配置成在所述第一电路部分检测到所述第一位组与所述第三位组匹配并且所述第二电路部分检测到所述第二位组与所述第四位组匹配时激活匹配信号，并且其中在第二操作模式中，所述比较电路被配置成在所述第一电路部分检测到所述第一位组与所述第三位组匹配而无论所述第二和第四位组如何时激活所述匹配信号。2.根据权利要求1所述的设备，其进一步包括被配置成存储使能位的第二寄存器电路，其中所述比较电路被配置成接收状态信号并且在所述使能位被激活且所述状态信号处于第一状态时被带入所述第一操作模式。3.根据权利要求2所述的设备，其中所述比较电路被配置成在所述使能位被去激活并且所述状态信号处于第二状态时被带入所述第二操作模式。4.根据权利要求3所述的设备，其中所述比较电路被配置成在第三操作模式中去激活所述匹配信号而无论所述第一和第二地址如何。5.根据权利要求4所述的设备，其中所述比较电路被配置成在所述使能位被去激活并且所述状态信号处于所述第一状态时被带入所述第三操作模式。6.根据权利要求5所述的设备，其中所述比较电路被配置成在所述使能位被激活并且所述状态信号处于所述第二状态时被带入所述第三操作模式。7.根据权利要求6所述的设备，其进一步包括包含多个正常字线的存储器单元阵列，其中所述第二地址与用于选择所述正常字线中的一个的激活命令一起从外部提供，并且其中所述状态信号响应于所述激活命令而被带入所述第一状态。8.根据权利要求7所述的设备，其中所述存储器单元阵列进一步包含冗余字线，并且其中当所述匹配信号被激活时，响应于所述激活命令而选择所述冗余字线，而不是所述正常字线中的所述一个。9.根据权利要求8所述的设备，其进一步包括刷新计数器，其被配置成响应于刷新命令而生成所述第二地址，其中所述状态信号在由所述刷新计数器生成的所述第二地址指示所述正常字线中的至少一个时被带入所述第一状态，并且其中所述状态信号在由所述刷新计数器生成的所述第二地址指示所述冗余字线时被带入所述第二状态。10.根据权利要求9所述的设备，
其中当所述状态信号处于所述第一状态并且所述匹配信号未被激活时，对与由所述刷新计数器生成的所述第二地址相对应的所述正常字线中的所述至少一个进行刷新操作，并且其中当所述状态信号处于所述第一状态并且所述匹配信号被激活时，不对与由所述刷新计数器生成的所述第二地址相对应的所述正常字线中的所述一个进行所述刷新操作。11.根据权利要求10所述的设备，其中当所述状态信号处于所述第二状态并且所述匹配信号未被激活时，对与由所述刷新计数器生成的所述第二地址相对应的所述冗余字线进行所述刷新操作，并且其中当所述状态信号处于所述第二状态并且所述匹配信号被激活时，不对与由所述刷新计数器生成的所述第二地址相对应的所述冗余字线进行所述刷新操作。12.一种设备，其包括：多个正常字线；多个冗余字线；和存取控制电路，其被配置成基于行地址选择所述多个正常和冗余字线中的至少一个，其中所述存取控制电路包含多个检测电路，其各自被分配给备用字线中的相关联一个，其中所述多个检测电路中的每一个被配置成存储第一地址并且在所述行地址与其中存储的所述第一地址匹配时激活匹配信号，其中当在第一操作模式中激活所述匹配信号时，所述存取控制电路被配置成选择与激活所述匹配信号的所述多个检测电路中的一个相对应的所述多个冗余字线中的一个，而不是与所述行地址相对应的所述正常字线中的一个，并且其中当在第二操作模式中激活所述匹配信号时，所述存取控制电路被配置成停止选择与所述行地址相对应的所述多个冗余字线中的一个。13.根据权利要求12所述的设备，其中所述存取控制电路被配置成在未在所述第一操作模式中激活所述匹配信号时选择与所述行地址相对应的所述多个正常字线中的一个。14.根据权利要求13所述的设备，其中所述存取控制电路被配置成在未在所述第二操作模式中激活所述匹配信号时选择与所述行地址相对应的所述多个冗余字线中的一个。15.根据权利要求14所述的设备，其中所述存取控制电路被配置成响应于激活命令而被带入所述第一操作模式。16.根据权利要求15所述的设备，其中所述存取控制电路进一步包含刷新计数器，所述刷新计数器被配置成响应于刷新命令而生成所述行地址，其中所述存取控制电路被配置成在由所述刷新计数器生成的所述行地址指示所述正常字线中的至少一个时被带入所述第一操作模式，并且其中所述存取控制电路被配置成在由所述刷新计数器生成的所述行地址指示所述冗余字线中的一个时被带入所述第二操作模式。17.根据权利要求12所述的设备，其中所述多个检测电路中的每一个被配置成存储使能位并且在所述使能位处于停用状态时在所述第一操作模式中被停用。18.根据权利要求17所述的设备，其中所述多个检测电路中的每一个被配置成在所述
使能位处于使能状态时在所述第二操作模式中被停用。19.一种方法，其包括：准备设备，所述设备包含被分配给相对应的行地址的多个正常和冗余字线以及多个反熔丝组，所述反熔丝组各自被分配给所述冗余字线中的相关联一个；测试所述多个正常和冗余字线以检测所述多个正常和冗余字线中的每一个是否有缺陷；将所述多个正常字线中的有缺陷的一个的所述行地址存储到所述多个反熔丝组中的第一个中；和将所述多个冗余字线中的有缺陷的一个的所述行地址存储到与所述多个冗余字线中的所述有缺陷的一个相对应的所述多个反熔丝组中的第二个中。20.根据权利要求19所述的方法，其进一步包括：将所述多个反熔丝电路中的所述第一个的使能位带入使能状态；和将所述多个反熔丝电路中的所述第二个的使能位带入停用状态。

技术总结
本申请涉及一种具有冗余字线的半导体装置。本文公开了一种设备，其包含被配置成存储第一地址的第一寄存器电路和被配置成将所述第一地址与第二地址进行比较的比较电路。所述比较电路包含第一和第二电路部分。在第一操作模式中，所述比较电路被配置成在所述第一电路部分检测到所述第一地址的第一位组与所述第二地址的第三位组匹配并且所述第二电路部分检测到所述第一地址的第二位组与所述第二地址的第四位组匹配时激活匹配信号。在第二操作模式中，所述比较电路被配置成在所述第一电路部分检测到所述第一位组与所述第三位组匹配而无论所述第二和第四位组如何时激活所述匹配信号。配信号。配信号。


技术研发人员：荒井実成
受保护的技术使用者：美光科技公司
技术研发日：2023.03.07
技术公布日：2023/9/13