制造半导体器件的方法与流程

制造半导体器件的方法
1.相关申请的交叉引用
2.本技术要求于2022年3月11日在韩国知识产权局提交的韩国专利申请no.10-2022-0030535的优先权，该韩国专利申请的公开内容以引用的方式整体合并于本技术中。
技术领域
3.本公开涉及制造半导体器件的方法和半导体器件。


背景技术：

4.在数据存储系统中，需要能够存储高容量数据的半导体器件。因此，正在研究增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法，已经提出了包括三维布置而非二维布置的存储单元的半导体器件。


技术实现要素：

5.示例实施例提供了制造半导体器件的方法，以制造具有改善的可靠性的半导体器件，以及通过该方法制造的半导体器件。
6.根据本公开的一方面，一种制造半导体器件的方法包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成掺杂有非导电杂质的沟道层；形成覆盖所述沟道孔的金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；通过在800摄氏度或更高的温度下执行热处理工艺，使用所述金属硅化物层使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极，其中，在所述结晶之后，所述金属硅化物层位于低于所述栅电极当中的最下栅电极的位置处。
7.根据本公开的一方面，一种制造半导体器件的方法包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成沟道层；在所述沟道层的上端形成金属硅化物层；使用所述金属硅化物层通过金属诱导横向结晶(milc)使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极，其中，形成所述沟道层包括供应掺杂源气体，所述掺杂源气体包括半导体源气体和非导电杂质。
8.根据本公开的一方面，一种制造半导体器件的方法包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成包括沟道层的沟道结构的第一区域；形成覆盖所述沟道结构的金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；使用所述金属硅化物层使所述沟道层结晶；在所述沟道孔中形成所述沟道结构的第二区域；形成穿透所述模制结构并在一个方向上延伸的开口；以及去除通过所述开口暴露的所述牺牲层并形成栅电极。其中，形成所述沟
道结构的所述第一区域包括：在所述沟道孔的内侧壁上形成沟道电介质层；在所述沟道电介质层上形成包括掺杂有非导电杂质的半导体材料的所述沟道层；以及在所述沟道层内部形成沟道填充层，并且其中，形成所述沟道结构的所述第二区域包括在所述沟道孔的上端形成沟道焊盘，每个沟道焊盘包括掺杂有导电杂质的半导体材料。
9.根据示例实施例，一种半导体器件包括：基板；栅电极，所述栅电极彼此间隔开并在垂直于所述基板的上表面的第一方向上堆叠；沟道结构，所述沟道结构通过穿透所述栅电极而垂直地延伸，并且包括沟道层；以及金属硅化物层，所述金属硅化物层位于所述沟道层中比所述栅电极当中的最下栅电极的下表面低的水平高度处。所述沟道层包括浓度范围从大约5
×
10
20
/cm3至大约5
×
10
21
/cm3的非导电杂质。
附图说明
10.结合附图，根据以下详细描述，将更清楚地理解本公开的某些实施例的上述和其他方面、特征和优点，在附图中：
11.图1是根据示例实施例的半导体器件的示意性俯视图；
12.图2是根据示例实施例的半导体器件的示意性横截面视图；
13.图3是根据示例实施例的半导体器件的局部放大视图；
14.图4是示意性地示出根据示例实施例的半导体器件的局部放大视图；
15.图5是示意性地示出根据示例实施例的半导体器件的局部放大视图；
16.图6是根据示例实施例的半导体器件的示意性横截面视图；
17.图7是根据示例实施例的半导体器件的示意性横截面视图；
18.图8是示出根据示例实施例的制造半导体器件的方法的流程图；
19.图9、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14和图15是示出根据示例实施例的制造半导体器件的方法的示意性横截面视图；
20.图16是示意性地示出根据示例实施例的包括半导体器件的数据存储系统的示图；
21.图17是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图；以及
22.图18是示意性地示出根据示例实施例的半导体封装件的横截面视图。
具体实施方式
23.在下文中，将参考附图描述示例实施例。
24.图1是根据示例实施例的半导体器件的示意性俯视图。
25.图2是根据示例实施例的半导体器件的示意性横截面视图。图2是沿着图1的线i-i’截取的横截面视图。
26.图3是根据示例实施例的半导体器件的局部放大视图。图3示出了图2的放大区域“a”。
27.参考图1至图3，半导体器件100可以包括：源极结构ss，该源极结构ss包括板层101和位于板层101上的第一水平导电层102和第二水平导电层104(例如，下导电层和上导电层)；堆叠在板层101上的栅电极130；在板层101上与栅电极130交替地堆叠的层间绝缘层120；沟道结构ch，该沟道结构ch设置为穿透栅电极130的第一堆叠结构gs1和第二堆叠结构gs2，并且分别包括沟道层140和金属硅化物层145；穿透第二堆叠结构gs2的一部分的上分
隔区域us；通过穿透第一堆叠结构gs1和第二堆叠结构gs2而延伸的分隔区域ms；位于沟道结构ch上的接触插塞170；以及覆盖栅电极130和沟道结构ch的单元区域绝缘层190。
28.在半导体器件100中，一个存储单元串可以以每个沟道结构ch为中心来配置，并且多个存储单元串可以在x方向和y方向上布置成列和行。
29.板层101可以具有沿x方向和y方向延伸的上表面。板层101可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅锗。板层101可以设置为体晶片、外延层、绝缘体上硅(soi)层、绝缘体上半导体(seoi)层等。
30.第一水平导电层102和第二水平导电层104可以堆叠在板层101的上表面上。第一水平导电层102和第二水平导电层104是源极层，并且可以与板层101一起形成源极结构ss。源极结构ss可以用作半导体器件100的公共源极线。如图3的放大视图所示，第一水平导电层102可以围绕沟道层140直接连接到沟道层140。第一水平导电层102可以部分地沿着沟道层140在z方向上延伸，以与沟道层140接触。
31.第一水平导电层102和第二水平导电层104可以包括半导体材料，例如多晶硅。在此情况下，至少第一水平导电层102可以是掺杂有与板层101的导电类型相同的导电类型的杂质的层。第二水平导电层104可以是掺杂层，或者可以是包括从第一水平导电层102扩散的杂质的层，同时是本征半导体层。然而，根据示例实施例，第二水平导电层104的材料不限于半导体材料，并且可以用绝缘层代替。在示例实施例中，相对薄的绝缘层可以介于第一水平导电层102的上表面与第二水平导电层104的下表面之间，并且该薄绝缘层可以是水平牺牲层110(参考图9)的在制造半导体器件100的工艺中没有被去除而保留的部分。
32.栅电极130可以垂直地间隔开并堆叠在板层101上，以形成第一堆叠结构gs1和第二堆叠结构gs2。栅电极130可以包括形成接地选择晶体管的栅极的下栅电极、形成多个存储单元的存储栅电极和形成串选择晶体管的栅极的上栅电极。构成存储单元的存储栅电极的数目可以根据半导体器件100的容量来确定。根据示例实施例，上栅电极和下栅电极中的每一者的数目可以是一个或两个或更多个，并且可以具有与存储栅电极相同的结构或不同的结构。在示例实施例中，栅电极130还可以包括设置在上栅电极上和/或下栅电极下方并且用于利用栅极感应漏极泄漏(gidl)现象的擦除操作的构成擦除晶体管的栅电极130。此外，一些栅电极130(例如，与上栅电极或下栅电极相邻的栅电极)可以是虚设栅电极。
33.栅电极130可以包括金属材料，例如，钨(w)。在一些实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡层，例如，扩散阻挡层可以包括氮化钨(wn)、氮化钽(tan)或氮化钛(tin)或其组合。
34.层间绝缘层120可以设置在栅电极130之间。像栅电极130一样，层间绝缘层120可以设置为在垂直于板层101的上表面的方向上彼此间隔开。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
35.沟道结构ch分别构成一个存储单元串，并且可以在板层101上形成行和列的同时被设置为彼此间隔开。沟道结构ch可以被设置成在x-y平面中形成网格图案，或者可以在一个方向上被设置成锯齿形(参见例如图1)。沟道结构ch可以具有填充沟道孔的柱状形状，并且可以具有倾斜的侧表面，该侧表面根据纵横比随着越靠近板层101而变得越窄。如图3所示，除了沟道层140和金属硅化物层145之外，每个沟道结构ch还可以包括位于沟道层140的
外表面上的沟道电介质层150、位于沟道层140内部的沟道填充绝缘层160和最上沟道焊盘165(例如，参见图2)。
36.沟道层140可以以围绕其中的沟道填充绝缘层160的环形形状形成。然而，在一些实施例中，可以省略沟道填充绝缘层160，并且沟道层140可以具有柱状形状，例如填充沟道孔内部的圆柱体。沟道层140可以包括诸如硅的半导体材料，并且可以包括掺杂到半导体材料中的非导电杂质。非导电杂质可以包括氧(o)、碳(c)和氮(n)中的至少一种。非导电杂质被有意地掺杂到沟道层140中，并且与从周围组件或层扩散的杂质的情况相比，可以具有相对高的浓度。例如，在沟道层140中，非导电杂质的浓度可以在大约5
×
10
20
/cm3至大约5
×
10
21
/cm3的范围内。通过包括非导电杂质，可以在制造工艺中抑制或延迟沟道层140的固相结晶。如果杂质的浓度高于上述范围，则半导体器件100的电特性可能由于沟道层140的结晶度降低而劣化，并且如果浓度低于上述范围，则固相结晶延迟效应可能不充分。
37.沟道层140可以是在制造工艺期间未掺杂导电类型杂质(例如p型或n型杂质)的层。例如，沟道层140可以是未有意掺杂导电杂质的层。然而，在一些实施例中，沟道层140还可以包括从上部区域和/或下部区域中的沟道焊盘165和源极结构ss扩散的n型杂质。例如，当栅电极130包括构成擦除晶体管的擦除栅电极时，n型杂质还可以被包括在与擦除栅电极平行的区域中。
38.尽管沟道层140由相同的材料形成，但是在金属硅化物层145上的第一区域和金属硅化物层145下的第二区域中，结晶度可以不同。沟道层140可以在第一区域中具有单晶结构，在第二区域中具有多晶结构。例如，第二区域可以由包括多个晶粒的多晶硅形成。相反，第一区域可以具有包括一个晶粒的单晶结构或者类单晶结构。“类单晶结构”表示其中大约98％或更多是单晶的结构。因此，第二区域中的晶粒尺寸可以小于第一区域中的晶粒尺寸。
39.因为由金属硅化物层145执行了金属诱导横向结晶(milc)，所以第一区域可以具有单晶结构或类单晶结构。通过高温结晶而非通过milc结晶，第二区域可以具有多晶结构。然而，在一些实施例中，第二区域的上部的与金属硅化物层145接触的部分可以具有单晶结构。
40.金属硅化物层145可以位于沟道层140中以与沟道层140接触。金属硅化物层145可以形成为在制造半导体器件100的工艺中在沟道层140的上端上形成的金属硅化物层沿着沟道层140扩散或向下移动并被收集或捕获。金属硅化物层145可以至少位于比最下第一栅电极130l1的下表面低的水平高度处。在一些实施例中，当第一栅电极130l1是虚设栅电极时，金属硅化物层145可以至少位于比第一栅电极130l1上的第二栅电极130l2的下表面低的水平高度处。例如，如图3所示，金属硅化物层145可以位于包括沟道层140下端的固定区域sr中。固定区域sr可以是与从沟道层140的下表面到第二水平导电层104的上表面的水平高度相对应的区域。金属硅化物层145可以位于比第二水平导电层104的上表面低的水平高度处。
41.在实施例中，在沟道结构ch中，一个金属硅化物层145可以位于每个沟道结构ch中。在不同的沟道结构ch中，金属硅化物层145可以位于不同的水平高度处。例如，在图3中，在不同的沟道结构ch中金属硅化物层145可以位于的各个点由虚线圆示出。然而，在一些实施例中，在至少一个沟道结构ch中，多个金属硅化物层145也可以位于一个沟道层140中。
42.金属硅化物层145可以具有例如盘形、球形或类似的形状。金属硅化物层145在一
个方向上的长度可以在例如大约10nm或更小的尺寸范围内，具体地，在大约0.1nm至大约10nm的范围内。然而，在示例实施例中，金属硅化物层145的形状和尺寸可以不同地改变。
43.金属硅化物层145可以包括半导体元素和金属元素。金属硅化物层145可以包括例如硅化镍(nisi2)、硅化钛(tisi2)、硅化钴(cosi2)、硅化钨(wsi2)、硅化铂(ptsi2)、硅化钯(pdsi2)或其他金属硅化物，并且在此情况下，可以包括锗(ge)或硅锗(sige)来代替硅(si)。金属硅化物层145可以是由例如nis2表示的硅化镍。
44.在实施例中，可以通过使用金属硅化物层145的milc方法使沟道层140结晶，并且在该工艺中，沟道层140中的非导电杂质而非milc方法导致的沟道层140的固相结晶可以被抑制。因此，金属硅化物层145可以容易地沿着非结晶沟道层140移动到沟道层140的下端。因此，沟道层140可以在大多数区域中具有单晶结构，因此，可以确保半导体器件100的电特性。此外，由于金属硅化物层145固定到沟道层140的下端，所以与金属硅化物层145邻近栅电极130被固定的情况相比，可以防止半导体器件100的可靠性恶化。
45.沟道电介质层150可以设置在栅电极130与沟道层140之间。沟道电介质层150可以设置为覆盖沟道结构ch设置在其中的沟道孔的内侧表面和底表面。沟道电介质层150可以包括从栅电极130顺序地堆叠的阻挡层152、电荷存储层154和隧穿层156。半导体器件100还可以包括水平阻挡层158，并且水平阻挡层158可以沿着栅电极130在水平方向上延伸。在一些实施例中，可以省略水平阻挡层158。
46.阻挡层152和水平阻挡层158可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k电介质材料或其组合。电荷存储层154可以是电荷俘获层或浮栅导电层。隧穿层156可以将电荷隧穿到电荷存储层154中，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或其组合。
47.沟道填充绝缘层160可以被设置为填充沟道层140中的沟道孔。沟道填充绝缘层160可以包括绝缘材料，例如，氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或其组合。
48.沟道焊盘165可以设置在沟道结构ch中的沟道层140的上端。沟道焊盘165可以与沟道层140物理连接和电连接。沟道焊盘165可以包括例如掺杂多晶硅或掺杂单晶硅。
49.沟道层140、沟道电介质层150和沟道填充绝缘层160可以在第一沟道结构ch1与第二沟道结构ch2之间彼此连接。可以在第一沟道结构ch1与第二沟道结构ch2之间进一步设置有具有相对厚的厚度的中间层间绝缘层125。然而，在示例实施例中，层间绝缘层120和中间层间绝缘层125的形状可以不同地改变。
50.上分隔区域us可以在y方向上相邻的分隔区域ms之间在x方向上延伸。上分隔区域us可以被设置为穿过包括栅电极130当中最上上栅电极的栅电极130的一部分。如图2所示，上分隔区域us可以在y方向上将例如总共三个栅电极130彼此分隔开。然而，在一些实施例中，由上分隔区域us划分的栅电极130的数目可以不同地改变。上分隔区域us可以包括上隔离绝缘层103。上隔离绝缘层103可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。
51.分隔区域ms通过穿透栅电极130、层间绝缘层120以及第一水平导电层102和第二水平导电层104而在x方向上延伸，并且可以与板层101连接。如图1所示，分隔区域ms可以彼此平行设置。分隔区域ms可以在y方向上将栅电极130彼此分隔开。由于高纵横比，分隔区域ms可以具有宽度朝着板层101减小的形状。分隔区域ms可以包括设置在沟槽中的隔离绝缘层105。隔离绝缘层105可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。
52.接触插塞170可以设置在沟道结构ch上。接触插塞170可以具有圆柱形形状，并且可以具有根据纵横比朝着板层101倾斜以减小宽度的侧面。接触插塞170可以将沟道结构ch与诸如位线的上互连结构电连接。接触插塞170可以由导电材料形成，并且例如可以包括钨(w)、铝(al)和铜(cu)中的至少一种。
53.单元区域绝缘层190可以设置为覆盖栅电极130和沟道结构ch。根据示例实施例，单元区域绝缘层190可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成，并且例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
54.图4是示意性地示出根据示例实施例的半导体器件的局部放大视图。图4是与图2的区域“a”相对应的区域的放大视图。
55.参考图4，在半导体器件100a中，沟道结构ch可以不包括金属硅化物层145。金属硅化物层145可以在沿着沟道层140向下移动时被消耗，并且可以不以可以通过电子显微镜等识别的颗粒形式存在。然而，在此情况下，沟道层140可以包括构成金属硅化物层145的金属层的元素，并且包括金属层的元素的区域的下端可以与沟道层140的下端相邻。
56.在一些实施例中，一部分沟道结构ch可以如图3所示包括金属硅化物层145，而其他部分沟道结构ch可以如图4所示不包括金属硅化物层145。
57.图5是示意性地示出根据示例实施例的半导体器件的局部放大视图。图5示出了与图2的区域“a”相对应的放大区域。
58.参考图5，与图2和图3的示例实施例不同，半导体器件100b可以不包括位于板层101上的第一水平导电层102和第二水平导电层104。此外，除了板层101之外，源极结构ssb还可以包括设置在沟道结构chb下方的外延层107。
59.外延层107可以设置在板层101上，位于沟道结构chb下方，并且可以设置在至少一个最下第一栅电极130l1的侧表面上。外延层107可以设置在板层101的凹陷区域中。外延层107的上表面的高度可以高于第一栅电极130l1的上表面，并且可以低于其上的第二栅电极130l2的下表面，但是本公开不限于此。外延层107可以通过上表面与沟道层140的下表面连接。在外延层107和与其相邻的第一栅电极130l1之间还可以设置有栅极绝缘层149。
60.在实施例中，金属硅化物层145可以位于沟道层140中低于第二栅电极130l2的下表面的水平高度处。在一些实施例中，金属硅化物层145可以定位成与外延层107接触。沟道结构chb和源极结构ssb的形状可以应用于其他实施例。
61.图6是根据示例实施例的半导体器件的示意性横截面视图。
62.参考图6，半导体器件100c可以包括垂直地堆叠的存储单元区域cell和外围电路区域peri。存储单元区域cell可以设置在外围电路区域peri上。例如，在图2的半导体器件100的情况下，外围电路区域peri设置在板层101上未示出的区域中，或者如在图6所示的半导体器件100c中，外围电路区域peri可以设置在下部。在示例实施例中，存储单元区域cell也可以设置在外围电路区域peri下方。对于存储单元区域cell的描述，参考图1至图3的描述同样适用。
63.外围电路区域peri可以包括基底基板201、设置在基底基板201上的电路元件220、电路接触插塞270和电路互连线280。
64.基底基板201可以具有在x方向和y方向上延伸的上表面。器件隔离层210可以形成在基底基板201上以限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分
中。基底基板201可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。基底基板201可以设置为体晶片或外延层。在该实施例中，上板层101可以设置为多晶半导体层，例如多晶硅层或外延层。
65.电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧设置在基底基板201中。
66.外围区域绝缘层290可以在基底基板201上设置在电路元件220上。电路接触插塞270可以穿过外围区域绝缘层290以与源极/漏极区205连接。可以通过电路接触插塞270将电信号施加到电路元件220。在未示出的区域中，电路接触插塞270也可以与电路栅电极225连接。电路互连线280可以与电路接触插塞270连接，并且可以设置为多个层。
67.在半导体器件200中，在首先制造外围电路区域peri之后，可以在其上形成存储单元区域cell的板层101以制造存储单元区域cell。板层101可以具有与基底基板201相同的尺寸，或者可以形成为小于基底基板201。存储单元区域cell和外围电路区域peri可以在未示出的区域中彼此连接。例如，栅电极130在y方向上的一端可以与电路元件220电连接。存储单元区域cell和外围电路区域peri垂直地堆叠的形式可以应用于其他实施例。
68.图7是根据示例实施例的半导体器件的示意性横截面视图。
69.参考图7，半导体器件100d可以包括通过晶片接合方法接合的第一半导体结构s1和第二半导体结构s2。
70.以上参考图6描述的外围电路区域peri的描述可以应用于第一半导体结构s1。然而，第一半导体结构s1还可以包括作为接合结构的第一接合通路298和第一接合焊盘299。第一接合通路298可以设置在最上电路互连线280上，以与电路互连线280连接。第一接合焊盘299的至少一部分可以在第一接合通路298上与第一接合通路298连接。第一接合焊盘299可以与第二半导体结构s2的第二接合焊盘199连接。根据第一半导体结构s1与第二半导体结构s2之间的接合，第一接合焊盘299与第二接合焊盘199一起可以提供电连接路径。第一接合通路298和第一接合焊盘299可以包括导电材料，例如，铜(cu)。
71.对于第二半导体结构s2，参考图1至图3的描述可以同样适用，除非另有说明。第二半导体结构s2还可以包括作为互连结构的第一单元互连线182和第二单元互连线184以及通路174，并且还可以包括作为接合结构的第二接合通路198和第二接合焊盘199。第二半导体结构s2还可以包括覆盖板层101的上表面的保护层195。
72.第一单元互连线182可以与接触插塞170连接，并且通路174可以将第一单元互连线182和第二单元互连线184彼此连接。然而，在示例实施例中，构成互连结构的接触插塞、通路和互连线的层数和布置可以不同地改变。第一单元互连线182和第二单元互连线184以及通路174可以由导电材料形成，并且可以由例如钨(w)、铝(al)和铜(cu)中的至少一种形成。
73.第二接合通路198和第二接合焊盘199可以设置在最下第二单元互连线184下方。第二接合通路198可以与第二单元互连线184和第二接合焊盘199连接，并且第二接合焊盘199可以与第一半导体结构s1的第一接合焊盘299接合。第二接合通路198和第二接合焊盘199可以包括导电材料，例如，铜(cu)。
74.第一半导体结构s1和第二半导体结构s2可以通过由第一接合焊盘299和第二接合
焊盘199进行的铜(cu)-铜(cu)接合来接合。除了铜(cu)-铜(cu)接合之外，第一半导体结构s1和第二半导体结构s2还可以通过电介质-电介质接合来接合。电介质-电介质接合可以通过形成外围区域绝缘层290和单元区域绝缘层190的相应部分并分别围绕第一接合焊盘299和第二接合焊盘199的电介质层来接合。因此，第一半导体结构s1和第二半导体结构s2可以在没有单独的粘合层的情况下接合。
75.图8是示出根据示例实施例的制造半导体器件的方法的流程图。
76.图9至图15是示出根据示例实施例的制造半导体器件的方法的示意性横截面视图。图9、图10a、图11a、图12a、图13a、图14和图15示出了与图2所示区域相对应的区域。图10b、图11b、图12b和图13b分别是图10a、图11a、图12a和图13a的区域“b”的放大视图。
77.参考图8和图9，可以通过交替地堆叠牺牲绝缘层118和层间绝缘层120来形成第一模制结构ks1和第二模制结构ks2(s110)。详细地，首先在板层101上形成水平牺牲层110和第二水平导电层104，并且在形成第一模制结构ks1之后，可以形成穿透第一模制结构ks1的垂直牺牲层119，并且可以形成第二模制结构ks2。
78.水平牺牲层110可以包括具有不同材料的多个层。水平牺牲层110可以是通过后续工艺被第一水平导电层102(参考图2)替代的层。例如，水平牺牲层110包括由与层间绝缘层120相同的材料形成的第一层和第三层，并且还可以包括由与牺牲绝缘层118相同的材料形成并设置在第一层与第三层之间的第二层。第二水平导电层104可以形成在水平牺牲层110上。
79.牺牲绝缘层118可以通过后续工艺被栅电极130(参考图2)代替。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下可以对层间绝缘层120具有蚀刻选择性的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由与层间绝缘层120的材料不同并且选自硅、氧化硅、碳化硅和氮化硅的材料形成。可以在第一模制结构ks1的最上部形成相对厚的中间层间绝缘层125。然而，在示例实施例中，层间绝缘层120的厚度可以不都相同。层间绝缘层120和牺牲绝缘层118的厚度以及构成层间绝缘层120和牺牲绝缘层118的层数可以不同于所示的那些。
80.垂直牺牲层119可以形成在与图2的第一沟道结构ch1相对应的区域中。可以通过形成穿透第一模制结构ks1的下沟道孔，然后在下沟道孔中沉积构成垂直牺牲层119的材料，并执行平坦化工艺来形成垂直牺牲层119。垂直牺牲层119可以包括与层间绝缘层120和牺牲绝缘层118的材料不同的材料。例如，垂直牺牲层119可以包括半导体材料，例如多晶硅、硅基绝缘材料或碳基材料。
81.接下来，可以形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的单元区域绝缘层190的一部分。
82.参考图8、图10a和图10b，可以形成穿过第一模制结构ks1和第二模制结构ks2的沟道孔chh(s120)，并且可以在沟道孔chh中形成掺杂有非导电杂质的沟道电介质层150和沟道层140(s130)。
83.首先，通过去除牺牲绝缘层118和层间绝缘层120的一部分，可以在第二模制结构ks2中形成上分隔区域us。在使用单独的掩模层暴露将要形成上分隔区域us的区域并且从顶部去除预定数目的牺牲绝缘层118和层间绝缘层120之后，可以沉积绝缘材料，从而形成
上隔离绝缘层103。
84.可以通过使用掩模层各向异性地蚀刻第一模制结构ks1和第二模制结构ks2来形成沟道孔chh。由于堆叠结构的高度，沟道孔chh的侧壁可能不垂直于板层101的上表面。沟道孔chh可以形成为使板层101的一部分凹陷。
85.可以通过在沟道孔chh中顺序地沉积阻挡层152、电荷存储层154和隧穿层156来形成沟道电介质层150(参见例如图10b)。可以使用原子层沉积(ald)或化学气相沉积(cvd)工艺将沟道电介质层150形成为具有均匀的厚度。
86.可以在沟道孔chh中的沟道电介质层150上形成沟道层140。在该操作中，沟道层140可以由诸如非晶硅的非晶半导体材料形成，并且可以通过原位掺杂非导电杂质来形成。非导电杂质可以包括氧(o)、碳(c)和氮(n)中的至少一种。例如，非导电杂质可以被掺杂为具有大约4
×
10
20
/cm3或更高的浓度，例如，在大约5
×
10
20
/cm3至大约5
×
10
21
/cm3的范围内。在该操作中，沟道层140可以不掺杂导电类型的杂质。
87.形成沟道层140可以包括通过使硅源气体和包括非导电类型杂质的掺杂源气体共同流动(co-flowing)来沉积沟道层140。例如，硅源气体可以包括甲硅烷(sih4)、乙硅烷(si2h6)、丙硅烷(si3h8)和二氯硅烷(sih2cl2)中的至少一种，并且掺杂源气体可以是包括氧(o)、碳(c)和氮(n)中的至少一种的气体，例如可以包括一氧化二氮(n2o)、乙烯(c2h4)和氨(nh3)中的至少一种。然而，在一些实施例中，硅源气体的流动和包括非导电杂质的掺杂源气体的流动可以顺序地进行。沟道层140可以在大约300摄氏度至大约500摄氏度的温度下沉积。
88.参考图8、图11a和图11b，可以在沟道孔chh中形成沟道填充绝缘层160，并且可以在沟道孔chh上形成金属层me(s140)。
89.沟道填充绝缘层160可以形成为填充沟道孔chh。接下来，在单元区域绝缘层190的上表面上，通过化学机械抛光(cmp)工艺等部分地去除形成沟道层140和沟道填充绝缘层160的材料，然后，可以形成金属层me。金属层me可以包括例如镍(ni)、钛(ti)、钴(co)、钨(w)、铂(pt)、钯(pd)或其组合。
90.参考图8、图12a和图12b，可以使用金属层me在沟道层140的上端上形成金属硅化物层145(s150)。
91.金属硅化物层145的形成可以包括将来自金属层me的金属注入到沟道层140中，去除剩余的金属层me，并执行硅化工艺。将来自金属层me的金属注入到沟道层140中的操作可以是通过在大约200至大约300摄氏度的温度下施加热量将金属元素注入到沟道层140中的操作。硅化工艺在大约400摄氏度至大约500摄氏度的温度下执行，并且可以形成具有msi2(其中m是金属元素)成分的金属硅化物层145。
92.参考图8、图13a和图13b，可以通过高温热处理工艺使用金属硅化物层145使沟道层140结晶(s160)。
93.可以通过使用金属硅化物层145的milc方法使沟道层140结晶，并且可以从沟道层140的上端执行结晶。因此，沟道层140可以具有单晶或类单晶结构。
94.热处理工艺可以在大约800摄氏度或更高的温度(例如，大约800摄氏度至大约1000摄氏度)下执行。通过执行快速热处理(rtp)或激光退火工艺，热处理工艺可以执行相对短的时间，例如从大约10秒至大约3分钟。可以对一个晶片(例如，板层101)以单一类型执
行热处理工艺，而非对多个晶片以批量类型执行热处理工艺。换句话说，可以对一个板层101执行热处理工艺，而未同时对另一个板层101执行热处理工艺。
95.金属硅化物层145可以在非晶状态下沿着沟道层140向下移动，同时使沟道层140结晶，并且可以固定在包括沟道层140下端的下部区域中。金属硅化物层145可以作为一个颗粒保留在每个沟道层140中。在执行结晶之后，金属硅化物层145可以位于比最下牺牲绝缘层118的下表面低的水平高度处，并且详细地，可以位于比第二水平导电层104的上表面低的水平高度处。
96.由于沟道层140包括非导电杂质，固态结晶在金属硅化物层145下方的区域中被延迟，因此，当通过milc方法使大部分沟道层140结晶时，金属硅化物层145可以容易地向下移动。此外，通过在相对短的时间内施加高热来执行单一类型的结晶工艺，金属硅化物层145可以不被分成多个颗粒，而是对于每个沟道孔chh可以作为单个颗粒存在。
97.参考图14，在沟道孔chh中形成沟道焊盘165以形成沟道结构ch，并且形成穿过第一模制结构ks1和第二模制结构ks2的开口op(s170)，并且在形成第一水平导电层102之后，可以去除牺牲绝缘层118以形成隧道部分tl(s180)。
98.可以在从沟道孔chh的上端部分地去除沟道层140之后形成沟道焊盘165。沟道焊盘165可以由导电材料(例如，硅)形成。然而，在一些实施例中，沟道焊盘165可以形成为沟道层140的一部分，而不通过单独的工艺形成。因此，可以形成沟道结构ch。
99.在沟道结构ch上额外地形成单元区域绝缘层190之后，可以形成开口op。开口op可以形成为穿透第一模制结构ks1和第二模制结构ks2，并且开口op的下部可以穿透第二水平导电层104以在x方向上延伸。
100.接下来，可以在开口op中形成单独的牺牲间隔物层，并且可以执行回蚀工艺以暴露水平牺牲层110，并且可以从暴露的区域去除水平牺牲层110。水平牺牲层110可以通过例如湿法蚀刻工艺被去除。在水平牺牲层110的去除工艺期间，沟道电介质层150的暴露在已经去除了水平牺牲层110的区域中的部分也可以被去除。在通过在已经去除了水平牺牲层110的区域中沉积导电材料来形成第一水平导电层102之后，可以去除开口op中的牺牲间隔物层。通过该工艺，可以形成包括板层101以及第一水平导电层102和第二水平导电层104的源极结构ss。
101.可以使用例如湿法蚀刻相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在相邻的层间绝缘层120之间形成多个隧道部分tl。
102.参考图15，可以通过用导电材料填充隧道部分tl来形成栅电极130(s190)，并且可以形成隔离绝缘层105。
103.首先，该材料可以在隧道部分tl中形成水平阻挡层158(参考图3)。形成栅电极130的导电材料可以填充隧道部分tl。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，沉积在开口op中的导电材料可以通过额外的工艺被去除，然后可以形成隔离绝缘层105。
104.接下来，一起参考图15和图2，可以通过穿透单元区域绝缘层190形成与沟道结构ch连接的接触插塞170来制造半导体器件100。
105.图16是示意性地示出根据示例实施例的包括半导体器件的数据存储系统的示图。
106.参考图16，数据存储系统1000可以包括半导体器件1100和与半导体器件1100电连
接的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储装置或者包括存储装置的电子设备。例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态硬盘装置(ssd)、通用串行总线(usb)、计算系统、医疗设备或通信设备。
107.半导体器件1100可以是非易失性存储器件，例如，以上参考图1至图12描述的nand闪存器件。半导体器件1100可以包括第一半导体结构1100f和位于第一半导体结构1100f上的第二半导体结构1100s。在示例实施例中，第一半导体结构1100f可以与第二半导体结构1100s相邻地设置。第一半导体结构1100f可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100s可以是包括位线bl、公共源极线csl、字线wl、第一上栅极线ul1和第二上栅极线ul2、第一下栅极线ll1和第二下栅极线ll2以及位于位线bl与公共源极线csl之间的存储单元串cstr的存储单元结构。
108.在第二半导体结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数目以及上晶体管ut1和ut2的数目可以根据实施例进行各种修改。
109.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，并且上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
110.在示例实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一者可以用于利用gidl现象擦除存储在存储单元晶体管mct中的数据的擦除操作。
111.公共源极线csl、第一下栅极线ll1和第二下栅极线ll2、字线wl以及第一上栅极线ul1和第二上栅极线ul2可以通过从第一半导体结构1100f的内部延伸到第二半导体结构1100s的第一连接互连1115与译码器电路1110电连接。位线bl可以通过从第一半导体结构1100f的内部延伸到第二半导体结构1100s的第二连接互连1125与页面缓冲器1120电连接。
112.在第一半导体结构1100f中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管mct当中的至少一个选定存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过与逻辑电路1130电连接的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一半导体结构1100f的内部延伸到第二半导体结构1100s的输入/输出连接互连1135与逻辑电路1130电连接。
113.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在一些实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在此情况下，控制器1200可以控制多个半导体器件1100。
114.处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定的固件操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。通过控制器接口1221，可以传输用于控制半导体器件1100的控制命令、要写入到半导体器件1100
的存储单元晶体管mct的数据、要从存储单元晶体管mct读取的数据等。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
115.图17是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图。
116.参考图17，根据示例实施例的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可以通过形成在主板2001上的互连图案2005与控制器2002连接。
117.主板2001可以包括连接器2006，连接器2006包括与外部主机耦接的多个引脚。连接器2006中的多个引脚的数目和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据诸如通用串行总线(usb)、快速外围组件互连(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等接口中的任一者与外部主机通信。在示例实施例中，数据存储系统2000可以由外部主机通过连接器2006提供的电力来操作。数据存储系统2000还可以包括用于将从外部主机提供的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(pmic)。
118.控制器2002可以向半导体封装件2003写入数据或者从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
119.dram 2004可以是用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。包括在数据存储系统2000中的dram2004也可以作为一种高速缓冲存储器来操作，并且可以提供用于在半导体封装件2003的控制操作中临时存储数据的空间。例如，当数据存储系统2000包括dram 2004时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
120.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、电连接半导体芯片2200和封装基板2100的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
121.封装基板2100可以是包括上封装焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以与图16的输入/输出焊盘1101相对应。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括以上参考图1至图7描述的半导体器件。
122.在示例实施例中，连接结构2400可以是电连接输入/输出焊盘2210和上封装焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以与封装基板2100的上封装焊盘2130电连接。根据示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200也可以通过包括穿硅通路(tsv)的连接结构而非接合线方法的连接结构2400来彼此电连接。
123.在示例实施例中，控制器2002和半导体芯片2200可以被包括在一个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在不同于主板2001的单独的插入
(interposer)基板上，并且控制器2002和半导体芯片2200可以通过形成在插入基板上的互连而彼此连接。
124.图18是示意性地示出根据示例实施例的半导体封装件的横截面视图。图18示出了图17的半导体封装件2003的示例实施例，并且概念性地示出了沿着图17的半导体封装件2003的线ii-ii’截取的区域。
125.参考图18，在半导体封装件2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的上表面上的上封装焊盘2130(参见图17)、设置在封装基板主体2120的下表面上或者通过封装基板主体2120的下表面暴露的下封装焊盘2125、以及在封装基板主体2120内部电连接上封装焊盘2130和下封装焊盘2125的内部互连2135。上封装焊盘2130可以与连接结构2400电连接。下封装焊盘2125可以通过导电连接部分2800与如图17所示的数据存储系统2000的主板2001的互连图案2005连接。
126.每个半导体芯片2200可以包括半导体基板3010以及顺序地堆叠在半导体基板3010上的第一半导体结构3100和第二半导体结构3200。第一半导体结构3100可以包括外围电路区域，该外围电路区域包括外围互连3110。第二半导体结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220和分隔区域3230、与存储器沟道结构3220电连接的位线3240、以及与栅极堆叠结构3210的字线wl(参见图16)电连接的单元接触插塞3245。如上参考图1至图7所述，在每个半导体芯片2200中，沟道结构ch中的沟道层140可以包括掺杂的非导电杂质，并且每个沟道结构ch可以包括位于固定区域sr中的金属硅化物层145。
127.每个半导体芯片2200可以包括与第一半导体结构3100的外围互连3110电连接并延伸到第二半导体结构3200中的贯穿互连3265。贯穿互连3265可以设置在栅极堆叠结构3210的外部，并且还可以设置为穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括与第一半导体结构3100的外围互连3110电连接的输入/输出焊盘2210(参考图17)。
128.如上所述，通过用非导电杂质掺杂沟道层并在高温下执行milc工艺，可以提供具有改善的可靠性的半导体器件和制造该半导体器件的方法。
129.尽管已经示出并在上文中描述了示例实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下可以进行修改和改变。

技术特征：
1.一种制造半导体器件的方法，包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成掺杂有非导电杂质的沟道层；形成覆盖所述沟道孔的金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；通过在至少800摄氏度的温度下执行热处理工艺，使用所述金属硅化物层使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极，其中，在所述结晶之后，所述金属硅化物层位于低于所述栅电极当中的最下栅电极的位置处。2.根据权利要求1所述的方法，其中，在形成所述沟道层时，所述非导电杂质包括氧、碳和氮中的至少一种。3.根据权利要求1所述的方法，其中，在形成所述沟道层时，所述非导电杂质以5
×
10
20
/cm3至5
×
10
21
/cm3的浓度被掺杂。4.根据权利要求1所述的方法，其中，形成所述沟道层包括：通过使硅源气体和包含所述非导电杂质的掺杂源气体共同流动来沉积所述沟道层。5.根据权利要求4所述的方法，其中，所述硅源气体包括甲硅烷、乙硅烷、丙硅烷和二氯硅烷中的至少一种，并且所述掺杂源气体包括一氧化二氮、乙烯和氨中的至少一种。6.根据权利要求1所述的方法，其中，在使所述沟道层结晶时，所述热处理工艺在800摄氏度至1000摄氏度的温度下执行。7.根据权利要求1所述的方法，其中，在使所述沟道层结晶时，所述热处理工艺执行10秒至3分钟。8.根据权利要求1所述的方法，其中，在使所述沟道层结晶时，所述热处理工艺通过快速热处理或激光退火工艺来执行。9.根据权利要求1所述的方法，其中，在使所述沟道层结晶时，所述热处理工艺对一个板层执行，而未同时对另一个板层执行。10.根据权利要求1所述的方法，其中，在使所述沟道层结晶之后，所述沟道层具有单晶或类单晶结构。11.根据权利要求1所述的方法，所述方法还包括：在形成所述模制结构之前，在所述板层上顺序地形成水平牺牲层和上导电层；以及在形成所述开口之后，去除所述水平牺牲层，并在已经去除了所述水平牺牲层的区域中形成下导电层。12.根据权利要求11所述的方法，其中，在所述结晶之后，所述金属硅化物层位于低于所述上导电层的上表面的位置处。13.根据权利要求1所述的方法，其中，所述金属硅化物层包括硅化镍、硅化钛、硅化钴、硅化钨、硅化铂和硅化钯中的至少一种。
14.根据权利要求1所述的方法，其中，在所述结晶之后，所述金属硅化物层位于每个所述沟道层中。15.一种制造半导体器件的方法，包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成沟道层；在所述沟道层的上端上形成金属硅化物层；使用所述金属硅化物层通过金属诱导横向结晶使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极，其中，形成所述沟道层包括供应包括半导体源气体和非导电杂质的掺杂源气体。16.根据权利要求15所述的方法，其中，所述沟道层在未掺杂导电杂质的情况下形成。17.根据权利要求15所述的方法，其中，所述沟道层的所述结晶在至少800摄氏度的温度下执行。18.根据权利要求15所述的方法，其中，在使所述沟道层结晶之后，所述金属硅化物层位于所述沟道层的下端。19.一种制造半导体器件的方法，包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成包括沟道层的沟道结构的第一区域；形成覆盖所述沟道结构的金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；使用所述金属硅化物层使所述沟道层结晶；在所述沟道孔中形成所述沟道结构的第二区域；形成穿透所述模制结构并在一个方向上延伸的开口；以及去除通过所述开口暴露的所述牺牲层并形成栅电极，其中，形成所述沟道结构的所述第一区域包括：在所述沟道孔的内侧壁上形成沟道电介质层，在所述沟道电介质层上形成包括掺杂有非导电杂质的半导体材料的所述沟道层，以及在所述沟道层内部形成沟道填充层，并且其中，形成所述沟道结构的所述第二区域包括在所述沟道孔的上端上形成沟道焊盘，所述沟道焊盘包括掺杂有导电杂质的半导体材料。20.根据权利要求19所述的方法，其中，在形成所述栅电极之后，所述沟道层的上部区域和下部区域中的至少一者还包括从所述沟道层的外部扩散的导电杂质。

技术总结
一种制造半导体器件的方法，包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成掺杂有非导电杂质的沟道层；在所述沟道孔上方形成金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；通过在800摄氏度或更高的温度下执行热处理工艺，使用所述金属硅化物层使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极。在所述结晶之后，所述金属硅化物层位于低于所述栅电极当中的最下栅电极的位置处。位置处。位置处。


技术研发人员：梁时荣 金柳延 李宇城
受保护的技术使用者：三星电子株式会社
技术研发日：2023.03.03
技术公布日：2023/9/13