压电滤波器的制作方法

1.本公开涉及压电滤波器。


背景技术：

2.已知有将串联谐振器和并联谐振器构成为l型的梯形滤波器。作为梯形滤波器的一例，公开了在第一基板上形成有串联谐振器、在第二基板上形成有并联谐振器的结构(例如，参照专利文献1)。
3.专利文献1：日本特开2016-018846号公报


技术实现要素：

4.在上述的结构中，在第一基板以及第二基板上设置有很多的端子。当端子的数量多时，梯形滤波器的尺寸变大。
5.本发明提供一种能够节省压电滤波器尺寸的技术。
6.在本公开的一个方式中，提供一种压电滤波器，其具有：
7.第一基板，其具有第一主面；
8.第二基板，其具有与所述第一主面相对的第二主面；以及
9.阶数n的梯形电路，其包含n个压电谐振器，n为3以上的整数，
10.在所述第一主面形成有所述梯形电路所包含的从1阶到m阶的所述压电谐振器，m为1以上且n-1以下的整数，
11.在所述第二主面形成有所述梯形电路所包含的从m+1阶到n阶的所述压电谐振器。
12.根据本公开，能够节省压电滤波器的尺寸。
附图说明
13.图1是表示第一实施方式的压电滤波器的电路图。
14.图2是表示第一实施方式的压电滤波器的元件配置的概略图。
15.图3是表示参考例1的压电滤波器的电路图。
16.图4是表示参考例1的压电滤波器的元件配置的概略图。
17.图5是表示参考例2的压电滤波器的电路图。
18.图6是表示第二实施方式的压电滤波器的电路图。
19.附图标记说明
20.1、2压电滤波器，110、210第一基板，120、220第二基板，130、230梯形电路，131、231压电谐振器。
具体实施方式
21.以下，参照附图对本公开的非限定性的例示的实施方式进行说明。在所有附图中，对相同或对应的部件或构件标注相同或对应的附图标记，并省略重复的说明。
22.〔第一实施方式〕
23.参照图1以及图2，对第一实施方式的压电滤波器1进行说明。图1是表示第一实施方式的压电滤波器1的电路图。图2是表示第一实施方式的压电滤波器1的元件配置的概略图。图2的(a)表示从第二基板120侧观察的第一基板110，图2的(b)表示从第一基板110侧观察的第二基板120。
24.压电滤波器1是将串联谐振器和并联谐振器构成为l型的梯形滤波器。压电滤波器1例如可以是带通滤波器。压电滤波器1具有第一基板110、第二基板120以及梯形电路130。
25.第一基板110具有矩形板状。第一基板110具有第一主面110a。在第一主面110a形成有构成梯形电路130的后述的各要素。
26.第二基板120具有与第一基板110大致相同大小的矩形板状。第二基板120具有第二主面120a。第二主面120a与第一主面110a相对。在第二主面120a形成有构成梯形电路130的后述的各要素。第一基板110和第二基板120以第一主面110a和第二主面120a相对的方式配置，经由后述的第一主面端子132a～132d和第二主面端子133a～133d接合。
27.梯形电路130的阶数为8，包含8个压电谐振器131a～131h。梯形电路130具有压电谐振器131a～131h、第一主面端子132a～132d、第二主面端子133a～133g以及外部连接端子134a～134f。以下，为了便于说明，有时将压电谐振器131a～131h统称为压电谐振器131，将第一主面端子132a～132d统称为第一主面端子132，将第二主面端子133a～133g统称为第二主面端子133。
28.压电谐振器131a～131h分别具有下部电极、压电膜和上部电极。压电膜被夹在下部电极与上部电极之间。在从与第一主面110a或第二主面120a正交的方向俯视观察时，下部电极、压电膜以及上部电极重叠的区域成为压电谐振器131a～131h的尺寸。压电谐振器131a～131h是体声波(baw：bulk acoustic wave)谐振器。baw谐振器可以是fbar(film bulk acoustic resonator：薄膜体声波谐振器)，也可以是smr(solid mounted resonator：固体安装谐振器)。下部电极和上部电极例如由钼(mo)、钨(w)、钛(ti)、金(au)、铂(pt)、钌(ru)、铝(al)等金属形成。压电膜例如由氮化铝(aln)、锆钛酸铅(pzt)、氧化锌(zno)形成。
29.压电谐振器131a～131d形成于第一主面110a。压电谐振器131a、131c是串联谐振器。压电谐振器131b、131d是并联谐振器。在从与第一主面110a正交的方向俯视时，压电谐振器131a、131c的尺寸比压电谐振器131b、131d的尺寸小。压电谐振器131a～131c具有共用的上部电极136a，经由上部电极136a电连接。压电谐振器131c、131d具有共用的下部电极135c，经由下部电极135c电连接。
30.压电谐振器131a具有未图示的压电膜被夹在下部电极135a与上部电极136a之间的构造。压电谐振器131a经由下部电极135a与第一主面端子132a电连接。
31.压电谐振器131b具有未图示的压电膜被夹在下部电极135b与上部电极136a之间的构造。压电谐振器131b经由下部电极135b与第一主面端子132b电连接。
32.压电谐振器131c具有未图示的压电膜被夹在下部电极135c与上部电极136a之间的构造。压电谐振器131c经由下部电极135c与第一主面端子132d电连接。
33.压电谐振器131d具有未图示的压电膜被夹在下部电极135c与上部电极136b之间的构造。压电谐振器131d经由上部电极136b与第一主面端子132c电连接。
34.压电谐振器131e～131h形成于第二主面120a。压电谐振器131e、131g是串联谐振器。压电谐振器131f、131h是并联谐振器。在从与第二主面120a正交的方向俯视时，压电谐振器131e、131g的尺寸比压电谐振器131f、131h的尺寸小。在从与第二主面120a正交的方向俯视时，压电谐振器131e～131h具有与压电谐振器131a～131d重叠的区域。压电谐振器131e～131g具有共用的上部电极138a，经由上部电极138a电连接。压电谐振器131g、131h具有共用的下部电极137c，经由下部电极137c电连接。
35.压电谐振器131e具有未图示的压电膜被夹在下部电极137a与上部电极138a之间的构造。在从与第二主面120a正交的方向俯视时，压电谐振器131e具有与压电谐振器131c重叠的区域。压电谐振器131e经由下部电极137a与第二主面端子133d电连接。
36.压电谐振器131f具有未图示的压电膜被夹在下部电极137b与上部电极138a之间的构造。在从与第二主面120a正交的方向俯视时，压电谐振器131f具有与压电谐振器131b重叠的区域。压电谐振器131f经由下部电极137b与第二主面端子133e电连接。
37.压电谐振器131g具有未图示的压电膜被夹在下部电极137c与上部电极138a之间的构造。在从与第二主面120a正交的方向俯视时，压电谐振器131g具有与压电谐振器131a重叠的区域。压电谐振器131g经由下部电极137c与第二主面端子133g电连接。
38.压电谐振器131h具有未图示的压电膜被夹在下部电极137c与上部电极138b之间的构造。在从与第二主面120a正交的方向俯视时，压电谐振器131h具有与压电谐振器131d重叠的区域。压电谐振器131h经由上部电极138b与第二主面端子133f电连接。
39.第一主面端子132a～132d形成于第一主面110a。第一主面端子132a～132d分别与第二主面端子133a～133d电连接。
40.第二主面端子133a～133g形成于第二主面120a。第二主面端子133a～133c、133e～133g分别经由贯通第二基板120的未图示的贯通电极与外部连接端子134a～134f电连接。
41.外部连接端子134a～134f形成于第二基板120的与第二主面120a相反侧的面。
42.根据以上说明的第一实施方式的压电滤波器1，8个压电谐振器131a～131h中的4个压电谐振器131a～131d形成于第一基板110，剩余的4个压电谐振器131e～131h形成于第二基板120。由此，能够抑制在第一主面110a以及第二主面120a形成未形成压电谐振器、端子的无用的区域。因此，能够节省压电滤波器1的尺寸。其结果，能够由单位晶圆制造的压电滤波器1的数量增加，因此能够降低制造成本。
43.另外，根据第一实施方式的压电滤波器1，从1阶到4阶的压电谐振器131a～131d形成于第一基板110，从5阶到8阶的压电谐振器131e～131h形成于第二基板120。由此，能够削减第一主面端子132和第二主面端子133的数量。具体而言，第一主面端子132的数量为4个，第二主面端子133的数量为7个。当端子数被削减时，能够减小第一主面110a中的第一主面端子132的占有面积、以及第二主面120a中的第二主面端子133的占有面积。
44.另外，根据第一实施方式的压电滤波器1，作为串联谐振器的压电谐振器131a、131c以及作为并联谐振器的压电谐振器131b、131d形成于第一基板110。另外，作为串联谐振器的压电谐振器131e、131g以及作为并联谐振器的压电谐振器131f、131h形成于第二基板120。此外，串联谐振器的尺寸比并联谐振器的尺寸小。由此，第一主面110a中的压电谐振器131a～131d的占有面积与第二主面120a中的压电谐振器131e～131h的占有面积之差变
小。即，在第一基板110以及第二基板120均衡地形成压电谐振器131a～131h。因此，能够抑制在第一主面110a以及第二主面120a形成无用的区域。
45.以往，已知有具有全部的压电谐振器形成于1个基板的构造的压电滤波器、或者具有串联谐振器形成于第一基板且并联谐振器形成于第二基板的构造的压电滤波器。
46.图3是表示参考例1的压电滤波器8的电路图。图4是表示参考例1的压电滤波器8的元件配置的概略图。图4的(a)表示从第二基板820侧观察的第一基板810，图4的(b)表示从第一基板810侧观察的第二基板820。
47.在压电滤波器8中，所有的压电谐振器831a～831h形成于第一基板810。压电滤波器8具有第一基板810、第二基板820以及梯形电路830。
48.第一基板810具有矩形板状。第一基板810具有第一主面810a。在第一主面810a形成有构成梯形电路830的后述的各要素。
49.第二基板820具有与第一基板810大致相同大小的矩形板状。第二基板820具有第二主面820a。第二主面820a与第一主面810a相对。在第二主面820a形成有构成梯形电路830的后述的各要素。第一基板810和第二基板820以第一主面810a和第二主面820a相对的方式配置，经由后述的第一主面端子832a～832f及第二主面端子833a～833f接合。
50.梯形电路830的阶数为8，包含8个压电谐振器831a～831h。梯形电路830具有压电谐振器831a～831h、第一主面端子832a～832f、第二主面端子833a～833f以及外部连接端子834a～834f。以下，为了便于说明，有时将压电谐振器831a～831h统称为压电谐振器831，将第一主面端子832a～832f统称为第一主面端子832，将第二主面端子833a～833f统称为第二主面端子833。
51.在压电滤波器8中，所有的压电谐振器831a～831h形成于第一基板810，在第二基板820未形成压电谐振器。因此，形成有所有的压电谐振器831a～831h的第一基板810的尺寸变大。其结果，压电滤波器8的尺寸变大。另外，在未形成压电谐振器而仅形成端子的第二基板820上形成无用的区域。
52.另外，在压电滤波器8中，所有的压电谐振器831a～831h形成于第一基板810。由此，端子数变多。具体而言，第一主面端子832的数量为6个，第二主面端子833的数量为6个。
53.图5是表示参考例2的压电滤波器9的电路图。
54.在压电滤波器9中，作为串联谐振器的压电谐振器931a、931c、931e、931g形成于第一基板910，作为并联谐振器的压电谐振器931b、931d、931f、931h形成于第二基板920。压电滤波器9具有第一基板910、第二基板920以及梯形电路930。
55.第一基板910具有矩形板状。第一基板910具有第一主面。在第一主面形成有构成梯形电路930的后述的各要素。
56.第二基板920具有与第一基板910大致相同大小的矩形板状。第二基板920具有第二主面。第二主面与第一主面相对。在第二主面形成有构成梯形电路930的后述的各要素。第一基板910和第二基板920以第一主面和第二主面相对的方式配置，经由后述的第一主面端子932a～932e及第二主面端子933a～933e接合。
57.梯形电路930的阶数为8，包含8个压电谐振器931a～931h。梯形电路930具有压电谐振器931a～931h、第一主面端子932a～932e、第二主面端子933a～933i以及外部连接端子934a～934f。以下，为了便于说明，有时将压电谐振器931a～931h统称为压电谐振器931，
将第一主面端子932a～932e统称为第一主面端子932，将第二主面端子933a～933i统称为第二主面端子933。
58.在压电滤波器9中，作为串联谐振器的压电谐振器931a、931c、931e、931g形成于第一基板910，作为并联谐振器的压电谐振器931b、931d、931f、931h形成于第二基板920。由此，端子数变多。具体而言，第一主面端子932的数量为5个，第二主面端子933的数量为9个。此外，串联谐振器的尺寸比并联谐振器的尺寸小。因此，第二基板920的第二主面中的压电谐振器931b、931d、931f、931h的占有面积大于第一基板910的第一主面中的压电谐振器931a、931c、931e、931g的占有面积。其结果为，在第一基板910的第一主面上形成无用的区域。
59.〔第二实施方式〕
60.参照图6，对第二实施方式的压电滤波器2进行说明。图6是表示第二实施方式的压电滤波器2的电路图。
61.压电滤波器2在具有包含9个压电谐振器231a～231i的阶数为9的梯形电路230这一点上与压电滤波器1不同。以下，以与压电滤波器1的不同点为中心进行说明。
62.压电滤波器2具有第一基板210、第二基板220以及梯形电路230。
63.第一基板210具有矩形板状。第一基板210具有第一主面。在第一主面形成有构成梯形电路230的后述的各要素。
64.第二基板220具有与第一基板210大致相同大小的矩形板状。第二基板220具有第二主面。第二主面与第一主面相对。在第二主面形成有构成梯形电路230的后述的各要素。第一基板210和第二基板220以第一主面和第二主面相对的方式配置，经由后述的第一主面端子232a～232e及第二主面端子233a～233e接合。
65.梯形电路230的阶数为9，包含9个压电谐振器231a～231i。梯形电路230具有压电谐振器231a～231i、第一主面端子232a～232e、第二主面端子233a～233h以及外部连接端子234a～234g。以下，为了便于说明，有时将压电谐振器231a～231i统称为压电谐振器231，将第一主面端子232a～232e统称为第一主面端子232，将第二主面端子233a～233h统称为第二主面端子233。
66.压电谐振器231a～231i分别具有下部电极、压电膜和上部电极。压电膜被夹在下部电极与上部电极之间。在从与第一主面或者第二主面正交的方向俯视时，下部电极、压电膜以及上部电极重叠的区域成为压电谐振器231a～231i的尺寸。压电谐振器231a～231i是baw谐振器。baw谐振器可以是fbar，也可以是smr。下部电极和上部电极例如由mo、w、ti、au、pt、ru、al等金属形成。压电膜例如由aln、pzt、zno形成。
67.压电谐振器231a～231e形成于第一主面。压电谐振器231b、231d是串联谐振器。压电谐振器231a、231c、231e是并联谐振器。在从与第一主面正交的方向俯视时，压电谐振器231a、231c、231e的尺寸比压电谐振器231b、231d的尺寸小。
68.压电谐振器231f～231i形成于第二主面。压电谐振器231f、231h是串联谐振器。压电谐振器231g、231i是并联谐振器。在从与第二主面正交的方向俯视时，压电谐振器231f、231h的尺寸比压电谐振器231g、231i的尺寸小。在从与第二主面正交的方向俯视时，压电谐振器231f～231i具有与压电谐振器231a～231e重叠的区域。
69.第一主面端子232a～232e形成于第一主面。第一主面端子232a～232e分别与第二
主面端子233a～233e电连接。
70.第二主面端子233a～233h形成于第二主面。第二主面端子233a～233d、233f～233h分别经由贯通第二基板220的未图示的贯通电极与外部连接端子234a～234g电连接。
71.外部连接端子234a～234g形成于第二基板220的与第二主面相反侧的面。
72.根据以上说明的第二实施方式的压电滤波器2，9个压电谐振器231a～231i中的5个压电谐振器231a～231e形成于第一基板210，剩余的4个压电谐振器231f～231i形成于第二基板220。由此，能够抑制在第一主面以及第二主面形成未形成压电谐振器、端子的无用的区域。因此，能够节省压电滤波器2的尺寸。其结果，能够由单位晶圆制造的压电滤波器2的数量增加，因此能够降低制造成本。
73.另外，根据第二实施方式的压电滤波器2，从1阶到5阶的压电谐振器231a～231e形成于第一基板210，从6阶到9阶的压电谐振器231f～231i形成于第二基板220。由此，能够削减第一主面端子232和第二主面端子233的数量。具体而言，第一主面端子232的数量为5个，第二主面端子233的数量为8个。当端子数被削减时，能够减小第一主面中的第一主面端子232的占有面积以及第二主面中的第二主面端子233的占有面积。
74.另外，根据第二实施方式的压电滤波器2，作为串联谐振器的压电谐振器231b、231d以及作为并联谐振器的压电谐振器231a、231c、231e形成于第一基板210。另外，作为串联谐振器的压电谐振器231f、231h以及作为并联谐振器的压电谐振器231g、231i形成于第二基板220。此外，串联谐振器的尺寸比并联谐振器的尺寸小。由此，第一主面中的压电谐振器231a～231e的占有面积与第二主面中的压电谐振器231f～231i的占有面积之差变小。即，能够在第一基板210以及第二基板220均衡地形成压电谐振器231a～231i。因此，能够抑制在第一主面以及第二主面形成无用的区域。
75.应该认为本次公开的实施方式在所有方面都是例示而不是限制性的。上述的实施方式在不脱离所附的技术方案及其主旨的情况下，可以以各种方式进行省略、置换、变更。
76.在上述的实施方式中，对压电谐振器为baw谐振器的情况进行了说明，但本公开并不限定于此。例如，压电谐振器也可以是表面波(saw：surface acoustic wave)谐振器。
77.在上述的实施方式中，对阶数为8或9的梯形电路进行了说明，但本公开并不限定于此。梯形电路的阶数可以为3以上。梯形电路的阶数可以是偶数，也可以是奇数。即，可以是包含n(n为3以上)个压电谐振器的阶数n的梯形电路。在该情况下，只要在第一基板的第一主面形成梯形电路所包含的从1阶到m(m为1以上n-1以下的整数)阶的压电谐振器，在第二基板的第二主面形成梯形电路所包含的从m+1阶到n阶的压电谐振器即可。在整数n为偶数的情况下，整数m可以为n/2。在整数n为奇数的情况下，整数m可以为(n-1)/2或(n+1)/2。

技术特征：
1.一种压电滤波器，其特征在于，所述压电滤波器具有：第一基板，其具有第一主面；第二基板，其具有与所述第一主面相对的第二主面；以及阶数n的梯形电路，其包含n个压电谐振器，其中，n为3以上的整数，在所述第一主面形成有所述梯形电路所包含的1阶至m阶的所述压电谐振器，其中，m为1以上且n-1以下的整数，在所述第二主面形成有所述梯形电路所包含的m+1阶至n阶的所述压电谐振器。2.根据权利要求1所述的压电滤波器，其特征在于，所述整数n为偶数，所述整数m为n/2。3.根据权利要求1所述的压电滤波器，其特征在于，所述整数n为奇数，所述整数m为(n-1)/2或(n+1)/2。4.根据权利要求1至3中的任一项所述的压电滤波器，其特征在于，在从与所述第一主面正交的方向俯视时，具有形成于所述第一主面的所述压电谐振器与形成于所述第二主面的所述压电谐振器重叠的区域。5.根据权利要求1至3中的任一项所述的压电滤波器，其特征在于，所述压电谐振器是baw谐振器。6.根据权利要求1至3中的任一项所述的压电滤波器，其特征在于，该压电滤波器是带通滤波器。

技术总结
本发明提供一种压电滤波器，其能够节省压电滤波器的尺寸。本公开的一个方式的压电滤波器具有：第一基板，其具有第一主面；第二基板，其具有与所述第一主面相对的第二主面；以及阶数N的梯形电路，其包含N(N为3以上的整数)个压电谐振器，在所述第一主面形成有所述梯形电路所包含的从1阶到M(M为1以上且N-1以下的整数)阶的所述压电谐振器，在所述第二主面形成有所述梯形电路所包含的从M+1阶到N阶的所述压电谐振器。谐振器。谐振器。


技术研发人员：若杉崇弘 须藤康之
受保护的技术使用者：三美电机株式会社
技术研发日：2023.02.24
技术公布日：2023/9/13