三维半导体装置的制作方法

三维半导体装置
1.本专利申请要求于2022年3月11日提交到韩国知识产权局的第10-2022-0030429号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
2.发明构思涉及三维半导体装置和/或用于制造三维半导体装置的方法，更具体地，涉及包括场效应晶体管的三维半导体装置和/或用于制造三维半导体装置的方法。


背景技术：

3.半导体装置包括构成金属氧化物半导体场效应晶体管(mos fet)的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，mos场效应晶体管的缩小也在加速。随着mos场效应晶体管的尺寸减小，半导体装置的操作特性可劣化。因此，用于在克服或至少部分地克服由于半导体装置的高集成度导致的限制的同时形成具有更好性能的半导体装置的各种方法正被研究。


技术实现要素：

4.发明构思的一些示例实施例提供具有提高的集成度和改善的电特性的三维半导体装置。
5.可选地或附加地，发明构思的一些示例实施例提供制造具有提高的集成度和改善的电特性的三维半导体装置的方法。
6.根据发明构思的一些示例实施例，一种三维半导体装置可包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；以及接触线，在接触结构上。接触结构可包括：第一源极/漏极图案上的第一有源接触件、第二源极/漏极图案上的第二有源接触件、第三源极/漏极图案上的第三有源接触件、以及第四源极/漏极图案上的第四有源接触件。第一有源接触件可包括连接到第一源极/漏极图案的第一水平延伸部分和从第一水平延伸部分延伸到接触结构的最上部分的第一垂直延伸部分，第二有源接触件可包括连接到第二源极/漏极图案的第二水平延伸部分和从第二水平延伸部分延伸到接触结构的最上部分的第二垂直延伸部分，第三有源接触件可包括连接到第三源极/漏极图案的第三水平延伸部分和从第三水平延伸部分延伸到接触结构的最上部分的第三垂直延伸部分，第四有源接触件可包括连接到第四源极/漏极图案的第四水平延伸部分，第一垂直延伸部分可邻近于接触结构的一侧，并且第二垂直延伸部分可邻近于接触结构的另一侧，并且第三垂直延伸部分可布置在第一垂直延伸部分与第二垂直延伸部分之间，并且更靠近第一垂直延伸部分。
7.根据发明构思的一些示例实施例，一种三维半导体装置可包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；以及接触线，在接触结构上，接
触结构可包括：第一有源接触件，连接到第一源极/漏极图案；第二有源接触件，连接到第二源极/漏极图案；第三有源接触件，连接到第三源极/漏极图案；以及第四有源接触件，连接到第四源极/漏极图案，第一有源接触件至第四有源接触件可分别随着第一源极/漏极图案至第四源极/漏极图案被顺序地堆叠，第一有源接触件至第三有源接触件可包括分别延伸到接触结构的最上部分的第一垂直延伸部分至第三垂直延伸部分，第二垂直延伸部分可面对第一垂直延伸部分，堆叠的第一源极/漏极图案至第四源极/漏极图案置于第二垂直延伸部分与第一垂直延伸部分之间，并且第三垂直延伸部分可面对第二垂直延伸部分，堆叠的第一源极/漏极图案至第四源极/漏极图案置于第三垂直延伸部分与第二垂直延伸部分之间。
8.根据发明构思的一些示例实施例，一种三维半导体装置可包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；以及第一接触线和第二接触线，在接触结构上，接触结构可包括：第一有源接触件，连接到第一源极/漏极图案；第二有源接触件，连接到第二源极/漏极图案；第三有源接触件，连接到第三源极/漏极图案；以及第四有源接触件，连接到第四源极/漏极图案，第一有源接触件至第四有源接触件可分别随着第一源极/漏极图案至第四源极/漏极图案被顺序地堆叠，第一有源接触件至第三有源接触件可各自包括分别延伸到接触结构的最上部分的第一垂直延伸部分至第三垂直延伸部分，彼此邻近的第一垂直延伸部分和第三垂直延伸部分可通过第一接触线彼此电连接，并且彼此邻近的第二垂直延伸部分和第四有源接触件可通过第二接触线彼此电连接。
附图说明
9.从下面结合附图的简要描述，将更清楚地理解各种示例实施例。附图表示如在此所描述的非限制性示例实施例。
10.图1是用于解释根据发明构思的比较示例的半导体装置的逻辑单元的构思图。
11.图2是用于解释根据发明构思的一些示例实施例的半导体装置的逻辑单元的构思图。
12.图3是根据发明构思的一些示例实施例的nand的电路图。
13.图4是用于解释根据发明构思的一些示例实施例的三维半导体装置的平面图。
14.图5a至图5d分别是沿图4的线a-a'、线b-b'、线c-c'和线d-d'截取的截面图。
15.图6是根据发明构思的一些示例实施例的nor的电路图。
16.图7a至图15b是用于解释根据发明构思的一些示例实施例的制造半导体装置的方法的截面图。
17.图16是根据发明构思的一些示例实施例的aoi22的电路图。
18.图17是用于解释根据发明构思的一些示例实施例的三维半导体装置的平面图。
19.图18a和图18b分别是沿图17的线a-a'和b-b'截取的截面图。
20.应注意，这些图意在示出在特定示例实施例中利用的方法、结构和/或材料的总体特性，并且意在补充下面提供的书面描述。然而，这些图不一定按比例绘制，并且可不精确地反映任何给定实施例的精确结构和/或性能特性，并且不应被解释为定义或限制由示例实施例包含的值或属性的范围。例如，为了清楚，可减小或增大分子、层、区域和/或结构元
件的相对厚度和位置。各个图中的类似或相同的参考标号的使用意在指示类似或相同的元件或特征的存在。
具体实施方式
21.在下文中，现将参照附图来描述发明构思的各种示例实施例。
22.图1是用于解释根据发明构思的比较示例的半导体装置的逻辑单元的构思图。图1示出根据发明构思的比较示例的二维装置的逻辑单元。
23.参照图1，根据比较示例的逻辑单元lc'可被设置。具体地，第一电源线por1、第二电源线por2和第三电源线por3可设置在基底100上。漏极电压vdd和源极电压vss中的一个可被施加到第一电源线por1和第三电源线por3。漏极电压vdd和源极电压vss中的另一个可被施加到第二电源线por2。
24.第一有源区域ar1和第二有源区域ar2可设置在第一电源线por1与第二电源线por2之间。第三有源区域ar3和第四有源区域ar4可设置在第二电源线por2与第三电源线por3之间。第一有源区域ar1和第四有源区域ar4可以是p型金属氧化物半导体场效应晶体管(pmosfet)区域和n型金属氧化物半导体场效应晶体管(nmosfet)区域中的一个。第二有源区域ar2和第三有源区域ar3可以是pmosfet区域和nmosfet区域中的另一个。
25.例如，在二维装置的逻辑单元lc'中，第一互补金属氧化物半导体(cmos)可设置在第一电源线por1与第二电源线por2之间，第二cmos可设置在第二电源线por2与第三电源线por3之间。
26.在根据比较示例的半导体装置是二维装置时，前段工序(feol)层的晶体管可被二维地或平面地布置。例如，第一有源区域ar1中的晶体管和第二有源区域ar2中的晶体管可被形成或布置为在第一方向d1上以彼此间隔开。
27.第一有源区域ar1至第四有源区域ar4中的每个可在第一方向d1上具有第一宽度w1。第一电源线por1与第二电源线por2之间的间距或中心至中心距离可被定义为第一高度he1。第二电源线por2与第三电源线por3之间的间距或中心至中心距离可等于第一高度he1。
28.第一电源线por1与第三电源线por3之间的距离可被定义为比较示例的逻辑单元lc'在第一方向d1上的长度。逻辑单元lc'在第一方向d1上的长度可以是第二高度he2。第二高度he2可以是第一高度he1的两倍。
29.逻辑单元lc'可以是执行特定功能的逻辑装置，并且可包括例如nand(与非)门和/或nor(或非)门和/或反相器和/或其他特定功能(诸如但不限于与-或-反相(aoi)门)。逻辑单元lc'可包括构成逻辑器件的晶体管和将晶体管彼此连接(例如，连接到一个晶体管的栅极和/或源极和/或漏极以及从一个晶体管的栅极和/或源极和/或漏极连接到一个或多个其他晶体管的栅极和/或源极和/或漏极)的布线。
30.在根据本比较示例的逻辑单元lc'包括二维装置时，第一有源区域ar1至第四有源区域ar4可不彼此重叠并且可间隔开(例如，彼此水平间隔开)。因此，逻辑单元lc'的第二高度he2可或应被定义为覆盖彼此间隔开的第一有源区域ar1至第四有源区域ar4的全部。结果，根据比较示例的逻辑单元lc'的第二高度he2可相对大。例如，根据本比较示例的逻辑单元lc'的面积可相对大。
31.图2是用于解释根据发明构思的一些示例实施例的半导体装置的逻辑单元的构思图。图2示出根据发明构思的一些示例实施例的三维装置的逻辑单元。
32.参照图2，包括三维装置(例如，堆叠式晶体管)的逻辑单元lc可被提供。更详细地，第一电源线por1和第二电源线por2可设置在基底100上。根据各种示例实施例的逻辑单元lc可被定义在第一电源线por1与第二电源线por2之间。
33.各种示例实施例的逻辑单元lc可包括第一有源区域ar1至第四有源区域ar4。第一有源区域ar1至第四有源区域ar4中的至少一个可以是包括p型金属氧化物半导体(pmos)晶体管并且可不包括n型金属氧化物半导体(nmos)晶体管的pmosfet区域，其他有源区域可以是包括nmos晶体管并且可不包括pmos晶体管的nmosfet区域。
34.在根据各种示例实施例的半导体装置可以是或可包括三维装置时，feol层的晶体管可被垂直地堆叠。第一有源区域ar1至第四有源区域ar4可被顺序地堆叠在基底100上。第一有源区域ar1至第四有源区域ar4可在垂直方向上(即，在第三方向d3上)彼此间隔开。
35.第一有源区域ar1至第四有源区域ar4中的每个可在第一方向d1上具有第一宽度w1。根据各种示例实施例的逻辑单元lc在第一方向d1上的长度可被定义为第三高度he3。
36.根据各种示例实施例的逻辑单元lc可包括三维装置(即，堆叠式晶体管)，因此第一有源区域ar1至第四有源区域ar4可彼此重叠。因此，逻辑单元lc的第三高度he3可具有足以覆盖上述第一宽度w1的大小。结果，根据各种示例实施例的逻辑单元lc的第三高度he3可显著地小于上述图1的逻辑单元lc'的第二高度he2。例如，根据各种示例实施例的逻辑单元lc的面积可显著地小于图1的逻辑单元lc'的面积。在根据各种示例实施例的三维半导体装置中，装置的集成度可通过减小逻辑单元的面积而被提高。附加地或可选地，三维半导体装置的制造的成本可被显著地减少。
37.图3是根据发明构思的一些示例实施例的nand的电路图。图4是用于解释根据发明构思的一些示例实施例的三维半导体装置的平面图。图5a至图5d分别是沿图4的线a-a'、线b-b'、线c-c'和线d-d'截取的截面图。图4和图5a至图5d中示出的三维半导体装置是图2的逻辑单元lc的详细示例。图4和图5a至图5d中所示的三维半导体装置是图3的nand逻辑器件被实现为根据发明构思的三维半导体装置的示例。
38.参照图4和图5a至图5d，可在基底100上设置逻辑单元lc。根据各种示例实施例的逻辑单元lc可以是nand单元。基底100可以是或可包括包含硅、锗、硅化锗等的半导体基底或化合物半导体基底，并且可以是掺杂的或者可以不是掺杂的(例如，可轻微掺杂有或可不轻微掺杂有杂质(诸如，硼))。例如，基底100可以是硅基底。
39.逻辑单元lc可包括顺序地堆叠在基底100上的第一有源区域ar1至第四有源区域ar4。尽管四个有源区域被示出，但示例实施例不限于此。第一有源区域ar1可置于第一层次(tier)中。第二有源区域ar2可置于第一层次上的第二层次中。第三有源区域ar3可置于第二层次上的第三层次中。第四有源区域ar4可置于第三层次上的第四层次中。第一层次可最靠近基底100。第四层次可垂直地距基底100最远。
40.在一些示例性实施例中，第一有源区域ar1和第三有源区域ar3可以是pmosfet区域，第二有源区域ar2和第四有源区域ar4可以是nmosfet区域。可选地，在一些示例实施例中，第一有源区域ar1和第三有源区域ar3可以是nmosfet区域，第二有源区域ar2和第四有源区域ar4可以是pmosfet区域。第一有源区域ar1至第四有源区域ar4的pmosfet区域和
nmosfet区域可交替堆叠以形成三维堆叠式晶体管。
41.有源图案ap可由形成在基底100上的沟槽tr限定。有源图案ap可以是基底100的一部分，并且可以是垂直突出部分。在平面图中，有源图案ap可具有在第二方向d2上延伸的条形状。上述第一有源区域ar1至第四有源区域ar4可顺序地堆叠在有源图案ap上。
42.器件隔离层st可填充沟槽tr。器件隔离层st可包括氧化硅层。器件隔离层st的顶表面可与有源图案ap的顶表面共面或可低于有源图案ap的顶表面。器件隔离层st可不覆盖通道图案ch1至ch4。在发明构思的一些示例实施例中，第一绝缘层ild1可设置在有源图案ap和器件隔离层st上。第一绝缘层ild1可被省略。
43.包括第一通道图案ch1和一对第一源极/漏极图案sd1的第一有源区域ar1可设置在有源图案ap上。第一通道图案ch1可置于一对第一源极/漏极图案sd1之间。第一通道图案ch1可将一对第一源极/漏极图案sd1彼此连接。
44.第一通道图案ch1可包括顺序地堆叠的第一至第三半导体图案sp1、sp2和sp3。第一至第三半导体图案sp1、sp2和sp3可在垂直方向(即，第三方向d3)上彼此间隔开。第一至第三半导体图案sp1、sp2和sp3中的每个可包括硅(si)、锗(ge)或硅锗(sige)。根据一些示例性实施例，第一至第三半导体图案sp1、sp2和sp3中的每个可包括晶体硅(诸如，单晶硅)；然而，示例实施例不限于此。
45.第一源极/漏极图案sd1可分别设置在第一至第三半导体图案sp1、sp2和sp3的两个侧壁上。第一源极/漏极图案sd1中的每个可以是或可包括通过选择性外延生长(seg)工艺从第一至第三半导体图案sp1、sp2和sp3形成的外延图案(例如，同质外延图案或异质外延图案)。
46.第一源极/漏极图案sd1可掺杂有杂质，和/或可具有包含于此的杂质，以具有第一导电类型。第一导电类型可以是n型或p型。在各种示例实施例中，第一导电类型可以是p型。第一源极/漏极图案sd1可包括硅(si)和/或硅锗(sige)。在一些示例实施例中，第一源极/漏极图案sd1可包括碳；然而，示例实施例不限于此。
47.第一分离结构css可设置在第一源极/漏极图案sd1上。虚设图案dmp可设置在第一通道图案ch1上。第一分离结构css可将第一源极/漏极图案sd1与稍后将被描述的第二源极/漏极图案sd2分离。虚设图案dmp可将第一通道图案ch1与稍后将被描述的第二通道图案ch2分离。第一分离结构css和虚设图案dmp中的每个可包括氧化硅、氮化硅和氧氮化硅中的至少一种。在一些示例实施例中，第一分离结构css和虚设图案dmp可包括彼此不同的绝缘材料，并且可不包括彼此相同的材料。
48.包括第二通道图案ch2和一对第二源极/漏极图案sd2的第二有源区域ar2可设置在第一有源区域ar1上。第二通道图案ch2可置于一对第二源极/漏极图案sd2之间。第二通道图案ch2可将一对第二源极/漏极图案sd2彼此连接。第二通道图案ch2可与第一通道图案ch1垂直地重叠。第二源极/漏极图案sd2可分别与第一源极/漏极图案sd1垂直地重叠。
49.第二通道图案ch2可包括顺序地堆叠的第四至第六半导体图案sp4、sp5和sp6。第四至第六半导体图案sp4、sp5和sp6可在第三方向d3上彼此间隔开。第二通道图案ch2的第四至第六半导体图案sp4、sp5和sp6可包括与上述第一通道图案ch1的第一至第三半导体图案sp1、sp2和sp3的半导体材料相同的半导体材料，并且可包括或可不包括彼此不同的材料。上述虚设图案dmp可置于第一通道图案ch1与置于其上的第二通道图案ch2之间。虚设图
案dmp可以是或对应于虚设通道图案(例如，未电激活的通道图案)。
50.第二源极/漏极图案sd2可分别设置在第四至第六半导体图案sp4、sp5和sp6的两个侧壁上。每个第二源极/漏极图案sd2可以是通过选择性外延生长(seg)工艺从第四至第六半导体图案sp4、sp5和sp6形成的外延图案。
51.第二源极/漏极图案sd2可掺杂有杂质以具有第二导电类型。第二导电类型可不同于第一源极/漏极图案sd1的第一导电类型。在各种示例实施例中，第二导电类型可以是n型导电类型，并且可包括例如比任何p型掺杂剂的浓度大得多的浓度的磷和/或砷。第二源极/漏极图案sd2可包括硅锗(sige)和/或硅(si)(例如，外延硅)。
52.第一分离结构css可设置在第二源极/漏极图案sd2上。虚设图案dmp可设置在第二通道图案ch2上。包括第三通道图案ch3和一对第三源极/漏极图案sd3的第三有源区域ar3可设置在第二有源区域ar2上。
53.第三通道图案ch3可包括顺序地堆叠的第七至第九半导体图案sp7、sp8和sp9。第三源极/漏极图案sd3可分别设置在第七至第九半导体图案sp7、sp8和sp9的两个侧壁上。第三源极/漏极图案sd3可具有第一导电类型。第三通道图案ch3和第三源极/漏极图案sd3的详细描述可与上面关于第一通道图案ch1和第一源极/漏极图案sd1描述的那些基本相同。
54.第一分离结构css可设置在第三源极/漏极图案sd3上。虚设图案dmp可设置在第三通道图案ch3上。包括第四通道图案ch4和一对第四源极/漏极图案sd4的第四有源区域ar4可设置在第三有源区域ar3上。
55.第四通道图案ch4可包括顺序地堆叠的第十至第十二半导体图案sp10、sp11和sp12。第四源极/漏极图案sd4可分别设置在第十至第十二半导体图案sp10、sp11和sp12的两个侧壁上。第四源极/漏极图案sd4可具有第二导电类型。第四通道图案ch4和第四源极/漏极图案sd4的详细描述可与上面关于第二通道图案ch2和第二源极/漏极图案sd2描述的那些基本相同。然而，本发明构思不限于此。例如，第一源极/漏极图案sd1至第四源极/漏极图案sd4中的至少一个可具有n型导电类型，并且第一源极/漏极图案sd1至第四源极/漏极图案sd4中的其他源极/漏极图案可具有p型导电类型。
56.第二绝缘层ild2可设置在第四有源区域ar4上。第二绝缘层ild2的顶表面可与稍后将被描述的接触线ctl1至ctl6中的每个的顶表面共面。
57.第一栅电极ge1至第四栅电极ge4可分别设置在堆叠的第一通道图案ch1至第四通道图案ch4上。例如，参照图5c，第一栅电极ge1可设置在第一半导体图案sp1的顶表面以及第一侧壁和第二侧壁(两个侧壁)上。第一栅电极ge1可设置在第二半导体图案sp2的顶表面、底表面和两个侧壁上。第一栅电极ge1可设置在第三半导体图案sp3的底表面和两个侧壁上。参照图5a，第一栅电极ge1可包括置于第一半导体图案sp1与第二半导体图案sp2之间的第一部分po1以及置于第二半导体图案sp2与第三半导体图案sp3之间的第二部分po2。
58.第二栅电极ge2可以以与第一栅电极ge1的方式类似的方式设置在第四半导体图案sp4至第六半导体图案sp6上。第三栅电极ge3可以以与第一栅电极ge1的方式类似的方式设置在第七半导体图案sp7至第九半导体图案sp9上。第四栅电极ge4可以以与第一栅电极ge1的方式类似的方式设置在第十半导体图案sp10至第十二半导体图案sp12上。根据各种示例实施例的晶体管可包括栅电极三维地围绕通道的三维场效应晶体管(例如，多桥通道场效应晶体管(mbcfet
tm
)和/或全环绕栅极场效应晶体管(gaafet))。
59.彼此邻近的第一栅电极ge1至第四栅电极ge4可基于置于其间的第二分离结构gss彼此间隔开。例如，第二分离结构gss可将第一栅电极ge1和第二栅电极ge2彼此分离。第二分离结构gss可将第二栅电极ge2和第三栅电极ge3彼此分离。第二分离结构gss可将第三栅电极ge3和第四栅电极ge4彼此分离。第二分离结构gss可包括氧化硅、氮化硅和氧氮化硅中的至少一种。
60.第一栅电极ge1至第四栅电极ge4可被堆叠以形成一个栅极结构ges(参照图5c)。一对栅极间隔件gs可分别置于或布置在栅极结构ges的两个侧壁上(参照图5b)。
61.栅极间隔件gs可在第一方向d1上沿栅极结构ges延伸。栅极间隔件gs的顶表面可与栅极结构ges的顶表面共面。栅极间隔件gs可包括sicn、sicon和sin中的至少一种。可选地或附加地，栅极间隔件gs可包括包含sicn、sicon和sin中的至少两种的多层。
62.栅极绝缘层gi可分别置于第一栅电极ge1至第四栅电极ge4与第一通道图案ch1至第四通道图案ch4之间。例如，栅极绝缘层gi可置于第一栅电极ge1与第一半导体图案sp1至第三半导体图案sp3之间。栅极绝缘层gi可覆盖或直接覆盖第一半导体图案sp1至第三半导体图案sp3的面向第一栅电极ge1的表面。
63.栅极绝缘层gi可包括氧化硅层、氮氧化硅层和/或高介电层。在发明构思的一些示例性实施例中，栅极绝缘层gi可包括直接覆盖半导体图案sp1至sp12的表面的氧化硅层和氧化硅层上的高介电层。例如，栅极绝缘层gi可以是多层或包括多个层。
64.高介电层可包括具有比氧化硅层的介电常数大的介电常数的高介电材料。例如，高介电材料可包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
65.第一栅电极ge1至第四栅电极ge4中的每个可包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可设置在栅极绝缘层gi上，并且可与对应的半导体图案sp1至sp12邻近。第一金属图案可包括调整晶体管的阈值电压的功函数金属。晶体管的特定阈值电压可例如通过调整第一金属图案的厚度和/或成分而被实现。例如，第一栅电极ge1的第一部分po1和第二部分po2可由作为或包括功函数金属的第一金属图案形成。
66.第一金属图案可包括金属氮化物层。例如，第一金属图案可包括从由钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组选择的至少一种金属和氮(n)。此外，第一金属图案还可包括碳(c)。第一金属图案可包括多个堆叠的功函数金属层。
67.第二金属图案可包括具有比第一金属图案的电阻低的电阻的金属。例如，第二金属图案可包括从由钨(w)、铝(al)、钛(ti)和钽(ta)组成的组选择的至少一种金属。例如，第一栅电极ge1至第四栅电极ge4中的每个的稍后将被描述的垂直延伸件可由第二金属图案形成。
68.参照图4和图5d，第一有源接触件ac1至第四有源接触件ac4可分别设置在堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4上。第一有源接触件ac1至第四有源接触件ac4可直接设置在第一源极/漏极图案sd1至第四源极/漏极图案sd4上。第一有源接触件ac1至第四有源接触件ac4可分别电连接到第一源极/漏极图案sd1至第四源极/漏极图案sd4。在一些示例实施例中，金属硅化物层可分别置于第一有源接触件ac1至第四有源接触件ac4与第一源极/漏极图案sd1至第四源极/漏极图案sd4之间。第一有源接触件ac1至第四
有源接触件ac4可包括从由铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo)组成的组选择的至少一种金属。
69.第一分离结构css可设置在彼此邻近的第一有源接触件ac1至第四有源接触件ac4之间。因此，第一有源接触件ac1至第四有源接触件ac4可在不彼此接触的情况下彼此间隔开。例如，第一分离结构css可将第一有源接触件ac1和第二有源接触件ac2彼此分离。第一分离结构css可将第二有源接触件ac2和第三有源接触件ac3彼此分离。第一分离结构css可将第三有源接触件ac3和第四有源接触件ac4彼此分离。
70.参照图5d，第一有源接触件ac1可包括第一水平延伸部分hep1和第一垂直延伸部分vep1。第一水平延伸部分hep1可设置在与第一源极/漏极图案sd1相同的水平处。第一水平延伸部分hep1可置于第一层次中。第一水平延伸部分hep1可直接连接到第一源极/漏极图案sd1。第一水平延伸部分hep1的延伸方向可平行于第一方向d1。
71.第一垂直延伸部分vep1可在垂直方向上(即，在第三方向d3上)从第一水平延伸部分hep1延伸。第一垂直延伸部分vep1的延伸方向可平行于第三方向d3。第一垂直延伸部分vep1可从第一水平延伸部分hep1延伸到第四有源区域ar4的最上部分。例如，第一垂直延伸部分vep1可从第一层次延伸到第四层次。
72.第一有源接触件ac1沿图4的线d-d'的截面可通过第一水平延伸部分hep1和第一垂直延伸部分vep1而具有l形。在发明构思的一些示例性实施例中，第一水平延伸部分hep1和第一垂直延伸部分vep1可包括相同的金属材料。因此，第一水平延伸部分hep1和第一垂直延伸部分vep1可彼此完整地连接以形成第一有源接触件ac1。例如，可不存在第一水平延伸部分hep1与第一垂直延伸部分vep1之间的物理边界。第一有源接触件ac1上的第一分离结构css可具有沿第一水平延伸部分hep1和第一垂直延伸部分vep1的l形。
73.第二有源接触件ac2可包括第二水平延伸部分hep2和第二垂直延伸部分vep2。第二水平延伸部分hep2可设置在与第二源极/漏极图案sd2相同的水平处。第二水平延伸部分hep2可堆叠在第一水平延伸部分hep1上，并且可置于第二层次中。第二水平延伸部分hep2可直接连接到第二源极/漏极图案sd2。第二水平延伸部分hep2的延伸方向可平行于第一方向d1。
74.第二垂直延伸部分vep2可在垂直方向上(即，在第三方向d3上)从第二水平延伸部分hep2延伸。第二垂直延伸部分vep2可从第二水平延伸部分hep2延伸到第四有源区域ar4的最上部分。例如，第二垂直延伸部分vep2可从第二层次延伸到第四层次。第二垂直延伸部分vep2的顶表面可置于与第一垂直延伸部分vep1的顶表面相同的水平处。
75.第二垂直延伸部分vep2可基于顺序地堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4而设置在第一垂直延伸部分vep1的相对侧上。例如，第一垂直延伸部分vep1可在第一方向d1上与第二垂直延伸部分vep2间隔开，堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4置于第一垂直延伸部分vep1与第二垂直延伸部分vep2之间。第一垂直延伸部分vep1可设置为与堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4的一侧邻近。第二垂直延伸部分vep2可设置为与堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4的另一侧邻近。堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4的一侧和另一侧可在第一方向d1上彼此相对。
76.稍后将被描述的第二接触结构cts2可包括第一侧壁和在第一方向d1上面对第一
侧壁的第二侧壁。第一垂直延伸部分vep1可邻近于第二接触结构cts2的第一侧壁。第二垂直延伸部分vep2可邻近于第二接触结构cts2的第二侧壁。
77.参照图4，连接到第一有源接触件ac1的过孔(via)nd可置于第一行rw1中，连接到第二有源接触件ac2的过孔nd可置于第四行rw4中。第一行rw1和第四行rw4可在第一方向d1上彼此间隔开，堆叠的第一有源区域ar1至第四有源区域ar4置于第一行rw1和第四行rw4之间。
78.返回参照图5d，第三有源接触ac3可包括第三水平延伸部分hep3和第三垂直延伸部分vep3。第三水平延伸部分hep3可设置在与第三源极/漏极图案sd3相同的水平处。第三水平延伸部分hep3堆叠在第二水平延伸部分hep2上，并且可置于第三层次中。第三水平延伸部分hep3可直接连接到第三源极/漏极图案sd3。第三水平延伸部分hep3的延伸方向可平行于第一方向d1。
79.第三垂直延伸部分vep3可在垂直方向上(例如，在第三方向d3上)从第三水平延伸部分hep3延伸。第三垂直延伸部分vep3可从第三水平延伸部分hep3延伸到第四有源区域ar4的最上部分。例如，第三垂直延伸部分vep3可从第三层次延伸到第四层次。第三垂直延伸部分vep3的顶表面可置于与第一垂直延伸部分vep1的顶表面相同的水平处。
80.第三垂直延伸部分vep3可邻近于第一垂直延伸部分vep1，第一分离结构css置于第三垂直延伸部分vep3与第一垂直延伸部分vep1之间。第三垂直延伸部分vep3可在第一方向d1上与第二垂直延伸部分vep2间隔开，堆叠的第一源极/漏极图案sd1至第四源极/漏极图案sd4置于第三垂直延伸部分vep3与第二垂直延伸部分vep2之间。
81.在根据各种示例实施例的第三有源接触件ac3中，第三水平延伸部分hep3可邻近于第二有源接触件ac2(即，第二水平延伸部分hep2)，但是第三垂直延伸部分vep3可邻近于第一有源接触件ac1(即，第一垂直延伸部分vep1)。
82.例如，上述第二有源接触件ac2的第二水平延伸部分hep2可包括与第三垂直延伸部分vep3垂直地重叠的重叠部分ovp。重叠部分ovp可邻近于第二水平延伸部分hep2的一端。根据发明构思的一些示例性实施例，第一有源接触件ac1和第二有源接触件ac2可包括在其中第一水平延伸部分hep1与第二垂直延伸部分vep2垂直地重叠的重叠部分ovp。
83.第四有源接触件ac4可包括第四水平延伸部分hep4。第四水平延伸部分hep4可设置在与第四源极/漏极图案sd4相同的水平处。第四水平延伸部分hep4可堆叠在第三水平延伸部分hep3上，并且可置于第四层次中。第四水平延伸部分hep4可直接连接到第四源极/漏极图案sd4。第四水平延伸部分hep4的延伸方向可平行于第一方向d1。
84.根据发明构思的一些示例实施例，垂直延伸部分可从第四有源接触件ac4被省略。例如，第四水平延伸部分hep4的顶表面可设置在与第一至第三垂直延伸部分vep1、vep2和vep3的顶表面相同的水平处。过孔nd可直接连接到第四水平延伸部分hep4的顶表面。第四有源接触ac4可置于第二垂直延伸部分vep2与第三垂直延伸部分vep3之间。
85.根据发明构思的第一有源接触件ac1至第四有源接触件ac4可以以l形和倒l形交替堆叠。因此，过孔nd能够连接到的垫(pad，又称为引脚)区域(例如，节点)可分别置于逻辑单元lc的第一行rw1至第四行rw4上(参照图4)。例如，能够将信号施加到第一源极/漏极图案sd1至第四源极/漏极图案sd4中的每个的节点可分别置于逻辑单元lc的第一行rw1至第四行rw4上。在一个示例中，第一行rw1至第四行rw4可在接触结构的延伸方向(例如，第二方
向d2)上被顺序地定义。
86.返回参照图5c，栅极结构ges的第一栅电极ge1至第四栅电极ge4可分别具有与上述第一有源接触件ac1至第四有源接触件ac4的结构类似的结构。例如，第一至第三栅电极ge1、ge2和ge3中的每个可分别具有包括水平延伸部分和垂直延伸部分的l形。
87.第一栅电极ge1至第四栅电极ge4可以以l形和倒l形交替堆叠。因此，过孔nd能够连接到的垫区域(即，节点)可分别置于逻辑单元lc的第一行rw1到第四行rw4上(参考图4)。
88.返回参照图4，栅极结构ges、第一接触结构cts1和第二接触结构cts2可设置在堆叠的第一有源区域ar1至第四有源区域ar4上。栅极结构ges可置于第一接触结构cts1与第二接触结构cts2之间。
89.第一接触结构cts1和第二接触结构cts2中的每个可包括上面参照图5d描述的第一有源接触ac1至第四有源接触ac4。栅极结构ges可包括上面参照图5c描述的第一栅电极ge1至第四栅电极ge4。
90.栅极结构ges、第一接触结构cts1和第二接触结构cts2中的每个可包括垫区域(例如，节点)，其中，过孔nd能够置于第一行rw1至第四行rw4上。
91.在第一接触结构cts1和第二接触结构cts2中的每个中，垫区域可分别对应于第一垂直延伸部分vep1至第三垂直延伸部分vep3的顶表面。例如，第一垂直延伸部分vep1的顶表面可作为第一垫区域而置于第一行rw1处，第二垂直延伸部分vep2的顶表面可作为第二垫区域而置于第四行rw4处，第三延伸部分vep3的顶表面可作为第三垫区域而置于第二行rw2处。第四水平延伸部分hep4的顶表面可作为第四垫区域而置于第三行rw3处。
92.栅极结构ges还可包括分别置于第一行rw1至第四行rw4中的垫区域。第一栅电极ge1的垂直延伸部分的顶表面可作为第一垫区域而置于第一行rw1处，第二栅电极ge2的垂直延伸部分的顶表面可作为第二垫区域而置于第四行rw4处，第三栅电极ge3的垂直延伸部分的顶表面可作为第三垫区域而置于第二行rw2处。第四栅电极ge4的顶表面可作为第四垫区域而置于第三行rw3处。
93.根据发明构思，图1中示出的二维布置的第一有源区域ar1至第四有源区域ar4可被垂直地堆叠，因此具有减小的单元高度的三维逻辑单元lc可被实现。根据发明构思的一些示例实施例，与堆叠的第一有源区域ar1至第四有源区域ar4对应的堆叠的第一晶体管至第四晶体管可通过二维地布置在第一行rw1至第四行rw4上的节点来输入/输出信号。
94.参照图3、图4和图5a至图5d，第二绝缘层ild2可设置在栅极结构ges、第一接触结构cts1和第二接触结构cts2上。第一接触线ctl1至第六接触线ctl6可设置在第二绝缘层ild2中。第一接触线ctl1至第六接触线ctl6中的每条可通过至少一个过孔nd连接到第一行rw1至第四行rw4上的节点之一。
95.在发明构思的一些示例实施例中，第一接触线ctl1可通过过孔nd共同连接到第一接触结构cts1的第一有源接触件ac1、第三有源接触件ac3和第四有源接触件ac4。第一接触线ctl1可被用作输出节点out。第二接触线ctl2可通过过孔nd连接到第一接触结构cts1的第二有源接触件ac2。源极电压vss可通过第二接触线ctl2被施加到第二有源接触件ac2。
96.第三接触线ctl3可共同连接到第一栅电极ge1和第二栅电极ge2。第一电压v1可通过第三接触线ctl3被施加到第一栅电极ge1和第二栅电极ge2。第四接触线ctl4可共同连接到第三栅电极ge3和第四栅电极ge4。第二电压v2可通过第四接触线ctl4被施加到第三栅电
极ge3和第四栅电极ge4。
97.第五接触线ctl5可共同连接到第二接触结构cts2的第二有源接触件ac2和第四有源接触件ac4。第二有源区域ar2的nmos和第四有源区域ar4的nmos可通过第五接触线ctl5串联连接。
98.第六接触线ctl6可共同连接到第二接触结构cts2的第一有源接触件ac1和第三有源接触件ac3。漏极电压vdd可通过第六接触线ctl6被施加到第一有源接触件ac1和第三有源接触件ac3。
99.尽管未示出，但是金属层(诸如，m1、m2和m3)可被堆叠在第二绝缘层ild2上。每个金属层可包括金属布线。金属层中的金属布线可电连接到第一接触线ctl1、第二接触线ctl2、第三接触线ctl3、第四接触线ctl4和第六接触线ctl6。第二接触线ctl2可电连接到参照图2描述的第二电源线por2(vss)，第六接触线ctl6可电连接到参照图2描述的第一电源线por1(vdd)。
100.图6是根据发明构思的一些示例实施例的nor的电路图。参照图6，参照图4和图5a至图5d描述的三维逻辑单元lc可同样地被应用于图6的nor单元和图3的nand单元。在根据各种示例实施例的nor单元的情况下，第一有源区域ar1和第三有源区域ar3可以是包括nmos晶体管的nmosfet区域，第二有源区域ar2和第四有源区域ar4可以是包括pmos晶体管的pmosfet区域。漏极电压vdd可通过第二接触线ctl2被施加到第二有源区域ar2的pmosfet。源极电压vss可通过第六接触线ctl6被施加到第一有源区域ar1和第三有源区域ar3的nmosfet。
101.图7a至图15b是用于解释根据发明构思的一些示例实施例的制造半导体装置的方法的截面图。具体地，图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a和图15a是沿图4的线a-a'截取的截面图。图7b、图8b、图12b和图13b是沿图4的线c-c'截取的截面图。图9b、图10b、图11b、图14b和图15b是沿图4的线d-d'截取的截面图。
102.参照图7a和图7b，可图案化基底100的上部分以形成有源图案ap。可在基底100上(例如，用诸如浅沟槽隔离(sti)工艺的工艺)形成覆盖有源图案ap的侧壁的器件隔离层st。可在器件隔离层st和有源图案ap上形成第一绝缘层ild1。
103.可在有源图案ap上形成堆叠式图案stp。堆叠式图案stp可形成在第一绝缘层ild1的顶表面上。堆叠式图案stp可以以在第二方向d2上延伸的线形或条形被形成。详细地，堆叠式图案stp可包括第一堆叠式图案stp1至第四堆叠式图案stp4。第一堆叠式图案stp1至第四堆叠式图案stp4可顺序地堆叠在第一绝缘层ild1上。堆叠式图案stp可用沉积工艺(诸如，原子层沉积(ald)工艺)而被形成。每个堆叠的半导体层sml的厚度可彼此相同或彼此不同。每个牺牲层sal的厚度可彼此相同或彼此不同，并且可与对应的堆叠的半导体层sml相同或不同。
104.第一堆叠式图案stp1至第四堆叠式图案stp4中的每个可包括交替堆叠的半导体层sml和牺牲层sal。牺牲层sal可包括硅(si)、锗(ge)和硅锗(sige)中的一种，半导体层sml可包括硅(si)、锗(ge)和硅锗(sige)中的另一种。例如，牺牲层sal可包括硅锗(sige)，半导体层sml可包括硅(si)。每个牺牲层sal中的锗(ge)的浓度可以在10原子百分比(at％)至30at％。
105.堆叠式图案stp还可包括分别置于邻近的第一堆叠式图案stp1至第四堆叠式图案
stp4之间的虚设图案dmp。例如，虚设图案dmp可置于第一堆叠式图案stp1与第二堆叠式图案stp2之间。虚设图案dmp可置于第二堆叠式图案stp2与第三堆叠式图案stp3之间。虚设图案dmp可置于第三堆叠式图案stp3与第四堆叠式图案stp4之间。虚设图案dmp还可设置在第四堆叠式图案stp4上。
106.虚设图案dmp可包括与半导体层sml和牺牲层sal的材料不同的材料，并且可不包括半导体层sml或牺牲层sal中的任何材料。例如，虚设图案dmp可包括氧化硅、氮化硅和氧氮化硅中的至少一种。
107.参照图8a和图8b，可形成与堆叠式图案stp交叉的牺牲结构pp。牺牲结构pp可以以在第一方向d1上延伸的线形或条形被形成。
108.详细地，形成牺牲结构pp可包括：将第一牺牲图案pp1至第四牺牲图案pp4顺序地堆叠在第一绝缘层ild1上，在第四牺牲图案pp4上形成硬掩模图案mp，以及使用硬掩模图案mp作为蚀刻掩模来图案化第一牺牲图案pp1至第四牺牲图案pp4。例如，第一牺牲图案pp1至第四牺牲图案pp4可包括非晶硅和/或多晶硅。
109.牺牲结构pp可包括分别置于邻近的第一牺牲图案pp1至第四牺牲图案pp4之间的第二分离结构gss。例如，第二分离结构gss可置于第一牺牲图案pp1与第二牺牲图案pp2之间。第二分离结构gss可置于第二牺牲图案pp2与第三牺牲图案pp3之间。第二分离结构gss可置于第三牺牲图案pp3与第四牺牲图案pp4之间。
110.可在牺牲结构pp和硬掩模图案mp中的每个的两个侧壁上形成栅极间隔件gs。形成栅极间隔件gs可包括：在基底100的整个表面上共形地形成间隔件层，以及(例如，用干法蚀刻工艺)各向异性地蚀刻间隔件层。例如，栅极间隔件gs可包括sicn、sicon和sin中的至少一种。
111.参照图9a和图9b，堆叠式图案stp可使用栅极间隔件gs和作为蚀刻掩模的硬掩模图案mp而被各向异性地蚀刻。因此，凹槽rs可被形成在牺牲结构pp和硬掩模图案mp中的每个的两侧处。凹槽rs可暴露第一堆叠式图案stp1至第四堆叠式图案stp4中的每个的半导体层sml。
112.可在暴露的第二至第四堆叠式图案stp2、stp3和stp4的两个侧壁上形成衬层lin。例如，衬层lin可包括氮化硅。衬层lin可不覆盖第一堆叠式图案stp1的半导体层sml。因此，第一堆叠式图案stp1的半导体层sml仍可由凹槽rs暴露。
113.参照图10a和图10b，可在第一堆叠式图案stp1的暴露的半导体层sml上形成第一源极/漏极图案sd1。详细地，第一seg工艺可使用第一堆叠式图案stp的半导体层sml作为种子层而被执行，以形成第一源极/漏极图案sd1。例如，第一seg工艺可包括化学气相沉积(cvd)工艺和/或分子束外延(mbe)工艺。
114.在对牺牲结构pp和硬掩模图案mp中的每个的两个侧壁的第一seg工艺期间，杂质可原位不动地包含在第一源极/漏极图案sd1中。作为另一示例，在第一源极/漏极图案sd1被形成之后，杂质可被植入第一源极/漏极图案sd1中。第一源极/漏极图案sd1可例如通过包含杂质(诸如，硼)而被掺杂为具有第一导电类型(例如，p型)。
115.置于一对第一源极/漏极图案sd1之间的第一堆叠式图案stp1的半导体层sml可构成第一通道图案ch1。例如，第一通道图案ch1的第一至第三半导体图案sp1、sp2和sp3可分别从第一堆叠式图案stp1的半导体层sml形成。第一通道图案ch1和第一通道图案ch1的两
侧上的一对第一源极/漏极图案sd1可构成作为三维装置的第一层次的第一有源区域ar1。
116.在第一源极/漏极图案sd1正被形成时，第二堆叠图案stp2至第四堆叠图案stp4可由衬层lin覆盖。换言之，在第一seg工艺期间，第二堆叠式图案stp2至第四堆叠式图案stp4的半导体层sml可不由衬层lin暴露。因此，在第一seg工艺期间，附加的半导体层可不在第二堆叠式图案stp2至第四堆叠式图案stp4上产生。
117.可形成覆盖第一源极/漏极图案sd1的第一介电层iil1。可在第一介电层iil1上形成第一分离结构css。第一分离结构css的顶表面可形成在与虚设图案dmp的顶表面相同的水平处。
118.参照图11a和图11b，可部分地去除衬层lin的下部分以选择性地暴露第二堆叠式图案stp2的半导体层sml。可以以与在形成第一源极/漏极图案sd1时的方式相同的方式通过第二seg工艺形成第二源极/漏极图案sd2。第二源极/漏极图案sd2可通过包含杂质(诸如，砷和/或磷)而被掺杂为具有第二导电类型(例如，n型)。
119.置于一对第二源极/漏极图案sd2之间的第二堆叠式图案stp2的半导体层sml可构成第二通道图案ch2。例如，第二通道图案ch2的第四至第六半导体图案sp4、sp5和sp6可分别从第二堆叠式图案stp2的半导体层sml形成。第二通道图案ch2和其两侧上的一对第二源极/漏极图案sd2可构成作为三维装置的第二层次的第二有源区域ar2。
120.可形成覆盖第二源极/漏极图案sd2的第二介电层iil2。可在第二介电层iil2上形成第一分离结构css。
121.通过重复上述处理，可顺序地形成第三源极/漏极图案sd3和第四源极/漏极图案sd4。第三通道图案ch3和第三通道图案ch3的两侧上的一对第三源极/漏极图案sd3可构成作为三维装置的第三层次的第三有源区域ar3。第四通道图案ch4和第四通道图案ch4的两侧上的一对第四源极/漏极图案sd4可构成作为三维装置的第四层次的第四有源区域ar4。
122.可形成覆盖第三源极/漏极图案sd3的第三介电层iil3。可在第三介电层iil3上形成第一分离结构css。可形成覆盖第四源极/漏极图案sd4的第四介电层iil4。可在第四介电层iil4上形成第一分离结构css。
123.参照图12a和图12b，可在最上面的第一分离结构css上形成第三绝缘层ild3。第三绝缘层ild3的顶表面可与硬掩模图案mp的顶表面共面。
124.可顺序地蚀刻硬掩模图案mp、第四牺牲图案pp4、第三牺牲图案pp3和第二牺牲图案pp2，以形成暴露第一牺牲图案pp1的第一孔ho1。可在第一孔ho1的内壁上形成内间隔件isp以连接到第二分离结构gss。
125.可选择性地去除通过第一孔ho1暴露的第一牺牲图案pp1。可不通过内间隔件isp和第二分离结构gss去除第二牺牲图案pp2至第四牺牲图案pp4。在去除第一牺牲图案pp1之后，可选择性地去除保留在第一有源区域ar1中的牺牲层sal。
126.可通过第一孔ho1在第一牺牲图案pp1和牺牲层sal被去除的区域中而顺序地形成栅极绝缘层gi和第一栅电极ge1。栅极绝缘层gi可被形成为直接覆盖第一通道图案ch1的第一至第三半导体图案sp1、sp2和sp3。第一栅电极ge1可形成为围绕第一至第三半导体图案sp1、sp2和sp3。例如，第一栅电极ge1可包括置于第一半导体图案sp1与第二半导体图案sp2之间的第一部分po1以及置于第二半导体图案sp2与第三半导体图案sp3之间的第二部分po2。栅极绝缘层gi和第一栅电极ge1可用诸如化学气相沉积(cvd)工艺的工艺而被形成。
127.参照图13a和图13b，可在从其去除第二牺牲图案pp2和牺牲层sal的区域中形成第二栅电极ge2。可在从其去除第三牺牲图案pp3和牺牲层sal的区域中形成第三栅电极ge3。可在从其去除第四牺牲图案pp4和牺牲层sal的区域中形成第四栅电极ge4。形成第二栅电极ge2至第四栅电极ge4的方法可与上述形成第一栅电极ge1的方法基本相同。
128.第一栅电极ge1至第四栅电极ge4可从第一层次至第四层次被顺序地堆叠。第一栅电极ge1至第四栅电极ge4可构成栅极结构ges。栅极结构ges可被平面化，从而其顶表面与最上面的虚设图案dmp的顶表面相同。
129.参照图14a和图14b，可顺序地蚀刻第四介电层iil4、第三介电层iil3和第二介电层iil2以形成暴露第一介电层iil1的第二孔ho2。可在第二孔ho2的内壁上形成内间隔件isp以连接到第一分离结构css。
130.可选择性地去除通过第二孔ho2暴露的第一介电层iil1。可不通过内间隔件isp和第一分离结构css去除第二介电层iil2至第四介电层iil4。在去除第一电介层iil1时，可选择性地暴露第一源极/漏极图案sd1。
131.可通过第二孔ho2沉积从其去除第一介电层iil1的区域中的导电材料，以形成第一有源接触件ac1。第一有源接触件ac1可形成为直接覆盖第一源极/漏极图案sd1。第一有源接触件ac1可包括填充从其去除第一介电层iil1的区域的第一水平延伸部分hep1和填充第二孔ho2的第一垂直延伸部分vep1。
132.参照图15a和图15b，可在从其去除第二电介质层iil2的区域中形成第二有源接触件ac2。可在从其去除第三介电层iil3的区域中形成第三有源接触件ac3。可在从其去除第四介电层iil4的区域中形成第四有源接触件ac4。形成第二有源接触件ac2至第四有源接触件ac4的方法可与上述形成第一有源接触件ac1的方法基本相同。
133.第一有源接触件ac1至第四有源接触件ac4可从第一层次至第四层次被顺序地堆叠。第一有源接触件ac1至第四有源接触件ac4可构成第一接触结构cts1或第二接触结构cts2。第一接触结构cts1和第二接触结构cts2可分别形成在栅极结构ges的两侧上。
134.返回参照图5a至图5d，可在栅极结构ges以及第一接触结构cts1和第二接触结构cts2上形成第二绝缘层ild2。可在第二绝缘层ild2中形成第一接触线ctl1至第六接触线ctl6和过孔nd。过孔nd可形成在栅极结构ges和第一接触结构cts1和第二接触结构cts2的垫区域(即，节点)上。第一接触线ctl1至第六接触线ctl6可形成在过孔nd上。
135.图16是根据发明构思的一些示例实施例的aoi22的电路图。图17是用于解释根据发明构思的一些示例实施例的三维半导体装置的平面图。图18a和图18b分别是沿图17的线a-a'和b-b'截取的截面图。在图17、图18a和图18b中示出的三维半导体装置是在其中图16的aoi22逻辑器件被实现为根据发明构思的三维半导体装置的示例。在各种示例实施例中，与先前参照图4和图5a至图5d描述的技术特征的详细描述重叠的技术特征的详细描述将被省略，并且差异将被详细描述。
136.参照图17、图18a和图18b，逻辑单元lc可包括堆叠在第一有源图案ap1上的第一有源区域ar1至第四有源区域ar4。逻辑单元lc可包括第二有源图案ap2上的第五有源区域ar5至第八有源区域ar8。第二有源图案ap2可在第一方向d1上与第一有源图案ap1间隔开。
137.第一栅极结构ges1、第一接触结构cts1和第二接触结构cts2可设置在第一有源区域ar1至第四有源区域ar4上。第一栅极结构ges1可包括顺序地堆叠以对应于第一通道图案
ch1至第四通道图案ch4的第一栅电极ge1至第四栅电极ge4。第一接触结构cts1和第二接触结构cts2中的每个可包括顺序地堆叠以分别对应于第一源极/漏极图案sd1至第四源极/漏极图案sd4的第一有源接触件ac1至第四有源接触件ac4。在各种示例实施例中，第一有源区域ar1和第二有源区域ar2可以是pmosfet区域。第三有源区域ar3和第四有源区域ar4可以是nmosfet区域。
138.第二栅极结构ges2、第三接触结构cts3和第四接触结构cts4可设置在第五有源区域ar5至第八有源区域ar8上。第二栅极结构ges2可包括顺序地堆叠以对应于第五通道图案ch5至第八通道图案ch8的第五栅电极ge5至第八栅电极ge8。第三接触结构cts3和第四接触结构cts4中的每个可包括顺序地堆叠以对应于第五源极/漏极图案sd5至第八源极/漏极图案sd8的第五有源接触件ac5至第八有源接触件ac8。在各种示例实施例中，第五有源区域ar5和第六有源区域ar6可以是pmosfet区域。第七有源区域ar7和第八有源区域ar8可以是包括nmos栅极的nmosfet区域。
139.第一栅极结构ges1和第二栅极结构ges2可在第一方向d1上被布置。第二分离结构gss可置于第一栅极结构ges1与第二栅极结构ges2之间。第一接触结构cts1和第三接触结构cts3可在第一方向d1上被布置。第一分离结构css可置于第一接触结构cts1与第三接触结构cts3之间。第二接触结构cts2和第四接触结构cts4可被布置在第一方向d1上。第一分离结构css可置于第二接触结构cts2与第四接触结构cts4之间。
140.返回参照图17，在平面图中，第一栅电极ge1至第八栅电极ge8中的每个的垫区域(即，节点)可通过垂直延伸部分而被暴露。分别连接到第一栅电极ge1至第八栅电极ge8的过孔nd和接触线ctl可被提供。在平面图中，第一有源接触件ac1至第八有源接触件ac8中的每个的垫区域(即，节点)可通过垂直延伸部分而被暴露。分别连接到第一有源接触件ac1至第八有源接触件ac8的过孔nd和接触线ctl可被设置。
141.尽管未示出，但是金属层可设置在接触线ctl上。电压或信号a、b、c或d可通过金属层而分别被施加到第一栅电极ge1至第八栅电极ge8。
142.根据发明构思的三维半导体装置可通过垂直地堆叠第一有源区域至第四有源区域来设置具有拥有减小的单元高度的三维结构的逻辑单元。结果，发明构思可提高半导体装置的集成度。
143.根据发明构思，通过将堆叠的第一有源接触件至第四有源接触件以l形和倒l形交替地堆叠，节点可被二维地布置在逻辑单元的第一行至第四行上。因此，信号可被输入/输出到第一有源区域至第四有源区域。
144.当层或结构被描述为具有第一导电类型时，通常，层可具有特定量的可提供第一导电类型的多数载流子(例如，电子或空穴中的一个)的激活的杂质和/或掺杂剂，并且第一导电类型的掺杂剂的掺杂剂浓度可大于(例如，远大于)第二导电类型的掺杂剂的掺杂剂浓度。当层或结构被描述为具有第二导电类型时，通常，层可具有特定量的可提供第二导电类型的多数载流子(例如，电子或空穴中的另一个)的激活的杂质和/或掺杂剂，并且第二导电类型的掺杂剂的掺杂剂浓度可大于(例如，远大于)第一导电类型的掺杂剂的掺杂剂浓度。
145.虽然已经具体示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中做出形式和细节上的变化。示例实施例不一定彼此相互排斥。例如，一些示例实施例可包括参照一个或多个图描述的
一个或多个特征，并且还可包括参照一个或多个其他图描述的一个或多个其他特征。

技术特征：
1.一种三维半导体装置，包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；以及接触线，在接触结构上，其中，接触结构包括：第一源极/漏极图案上的第一有源接触件、第二源极/漏极图案上的第二有源接触件、第三源极/漏极图案上的第三有源接触件、以及第四源极/漏极图案上的第四有源接触件，第一有源接触件包括连接到第一源极/漏极图案的第一水平延伸部分和从第一水平延伸部分延伸到接触结构的最上部分的第一垂直延伸部分，第二有源接触件包括连接到第二源极/漏极图案的第二水平延伸部分和从第二水平延伸部分延伸到接触结构的最上部分的第二垂直延伸部分，第三有源接触件包括连接到第三源极/漏极图案的第三水平延伸部分和从第三水平延伸部分延伸到接触结构的最上部分的第三垂直延伸部分，第四有源接触件包括连接到第四源极/漏极图案的第四水平延伸部分，第一垂直延伸部分邻近于接触结构的一侧，并且第二垂直延伸部分邻近于接触结构的另一侧，并且第三垂直延伸部分布置在第一垂直延伸部分与第二垂直延伸部分之间，并且更靠近第一垂直延伸部分。2.根据权利要求1所述的三维半导体装置，还包括：第一通道图案、第二通道图案、第三通道图案和第四通道图案，顺序地堆叠在基底上，并且分别连接到第一源极/漏极图案至第四源极/漏极图案；以及栅极结构，在第一通道图案至第四通道图案上，其中，栅极结构包括，第一栅电极，在第一通道图案上，第二栅电极，在第二通道图案上，第三栅电极，在第三通道图案上，以及第四栅电极，在第四通道图案上。3.根据权利要求1所述的三维半导体装置，其中，第一通道图案至第四通道图案中的每个包括彼此堆叠并且间隔开的多个半导体图案，并且第一栅电极至第四栅电极中的每个包围所述多个半导体图案。4.根据权利要求1所述的三维半导体装置，其中，第四有源接触件置于第二垂直延伸部分与第三垂直延伸部分之间。5.根据权利要求1所述的三维半导体装置，还包括：过孔，在第一垂直延伸部分至第三垂直延伸部分中的每个的顶表面与接触线之间。6.根据权利要求1所述的三维半导体装置，其中，第一水平延伸部分至第四水平延伸部分分别随着第一源极/漏极图案至第四源极/漏极图案被顺序地堆叠。7.根据权利要求1所述的三维半导体装置，其中，第四有源接触件不包括垂直延伸部
分。8.根据如权利要求1所述的三维半导体装置，其中，第一源极/漏极图案至第四源极/漏极图案中的至少一个具有n型导电类型，并且第一源极/漏极图案至第四源极/漏极图案中的其他源极/漏极图案具有p型导电类型。9.根据权利要求1所述的三维半导体装置，其中，第二水平延伸部分包括与第三垂直延伸部分的至少一部分垂直地重叠的重叠部分。10.根据权利要求1至9中的任何一项所述的三维半导体装置，其中，第一行、第二行、第三行和第四行在接触结构的延伸方向上被顺序地定义，第一垂直延伸部分的顶表面布置在第一行中，第三垂直延伸部分的顶表面布置在第二行中，第四水平延伸部分的顶表面布置在第三行中，并且第二垂直延伸部分的顶表面布置在第四行中。11.一种三维半导体装置，包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；以及接触线，在接触结构上，其中，接触结构包括：第一有源接触件，连接到第一源极/漏极图案；第二有源接触件，连接到第二源极/漏极图案；第三有源接触件，连接到第三源极/漏极图案；以及第四有源接触件，连接到第四源极/漏极图案，第一有源接触件至第四有源接触件分别随着第一源极/漏极图案至第四源极/漏极图案被顺序地堆叠，第一有源接触件至第三有源接触件包括分别延伸到接触结构的最上部分的第一垂直延伸部分至第三垂直延伸部分，第二垂直延伸部分与第一垂直延伸部分相对布置，堆叠的第一源极/漏极图案至第四源极/漏极图案置于第二垂直延伸部分与第一垂直延伸部分之间，并且第三垂直延伸部分与第二垂直延伸部分相对布置，堆叠的第一源极/漏极图案至第四源极/漏极图案置于第三垂直延伸部分与第二垂直延伸部分之间。12.根据权利要求11所述的三维半导体装置，还包括：第一通道图案、第二通道图案、第三通道图案和第四通道图案，顺序地堆叠在基底上并且被配置为分别连接到第一源极/漏极图案至第四源极/漏极图案；以及栅极结构，在第一通道图案至第四通道图案上，其中，栅极结构包括：第一栅电极，在第一通道图案上；第二栅电极，在第二通道图案上；第三栅电极，在第三通道图案上；以及第四栅电极，在第四通道图案上。
13.根据权利要求11所述的三维半导体装置，其中，第四有源接触件置于第二垂直延伸部分与第三垂直延伸部分之间。14.根据权利要求11所述的三维半导体装置，还包括：过孔，在第一垂直延伸部分至第三垂直延伸部分中的每个的顶表面与接触线之间。15.根据权利要求11至14中的任何一项所述的三维半导体装置，其中，第一源极/漏极图案至第四源极/漏极图案中的至少一个具有n型导电类型，并且第一源极/漏极图案至第四源极/漏极图案中的其他源极/漏极图案具有p型导电类型。16.一种三维半导体装置，包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；以及第一接触线和第二接触线，在接触结构上，其中，接触结构包括，第一有源接触件，连接到第一源极/漏极图案，第二有源接触件，连接到第二源极/漏极图案，第三有源接触件，连接到第三源极/漏极图案，以及第四有源接触件，连接到第四源极/漏极图案，其中，第一有源接触件至第四有源接触件分别随着第一源极/漏极图案至第四源极/漏极图案被顺序地堆叠，第一有源接触件至第三有源接触件各自包括分别延伸到接触结构的最上部分的第一垂直延伸部分至第三垂直延伸部分，彼此邻近的第一垂直延伸部分和第三垂直延伸部分通过第一接触线彼此电连接，并且彼此邻近的第二垂直延伸部分和第四有源接触件通过第二接触线彼此电连接。17.根据权利要求16所述的三维半导体装置，其中，第一垂直延伸部分邻近于接触结构的一侧，第二垂直延伸部分邻近于接触结构的另一侧，并且第三垂直延伸部分在第一垂直延伸部分与第二垂直延伸部分之间，并且比第二垂直延伸部分更靠近第一垂直延伸部分。18.根据权利要求16所述的三维半导体装置，其中，第四有源接触件置于第二垂直延伸部分与第三垂直延伸部分之间。19.根据权利要求16所述的三维半导体装置，还包括：第一通道图案、第二通道图案、第三通道图案和第四通道图案，顺序地堆叠在基底上，并且分别连接到第一源极/漏极图案至第四源极/漏极图案；以及栅极结构，在第一通道图案至第四通道图案上，其中，栅极结构包括，第一栅电极，在第一通道图案上，第二栅电极，在第二通道图案上，第三栅电极，在第三通道图案上，以及第四栅电极，在第四通道图案上。
20.根据权利要求16至19中的任何一项所述的三维半导体装置，其中，第一栅电极至第四栅电极通过分离结构彼此分离。

技术总结
提供三维半导体装置。所述三维半导体装置包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；和接触线，在接触结构上。接触结构包括：第一源极/漏极图案上的第一有源接触件、第二源极/漏极图案上的第二有源接触件、第三源极/漏极图案上的第三有源接触件、和第四源极/漏极图案上的第四有源接触件。第一有源接触件的第一垂直延伸部分邻近于接触结构的一侧，第二有源接触件的第二垂直延伸部分邻近于接触结构的另一侧。第三有源接触件的第三垂直延伸部分置于第一垂直延伸部分与第二垂直延伸部分之间，更靠近第一垂直延伸部分。部分。部分。


技术研发人员：李槿熙 金景洙
受保护的技术使用者：三星电子株式会社
技术研发日：2022.12.01
技术公布日：2023/9/13