包括写入晶体管和读取晶体管的半导体器件的制作方法

包括写入晶体管和读取晶体管的半导体器件
1.相关申请的交叉引用
2.本技术要求于2022年3月14日提交至韩国知识产权局的第10-2022-0031716号韩国申请的优先权，其整体通过引用并入本文。
技术领域
3.本公开总体上涉及半导体器件，并且更具体地涉及包括写入晶体管和读取晶体管的半导体器件。


背景技术：

4.随着半导体存储器件的尺寸减小，在半导体存储器件中存储单元所占用的空间也减小。多种研究正在进行以在减小的空间中保持存储单元的集成度。
5.例如，在常规的dram器件的情况下，存储单元使用一个晶体管和一个电容器(1t-1c)结构，其中一个晶体管和一个电容器被电连接。近来，已经对通过减小电容器(其在存储单元中占用较大空间)的物理尺寸或通过省略电容器来减小存储单元的尺寸进行了研究。通过这些研究，有望出现实现更高单元密度的新的并改进的存储单元。


技术实现要素：

6.根据本公开的实施方式的半导体器件可以包括在衬底之上彼此电连接的读取晶体管和写入晶体管。读取晶体管可以包括设置在衬底之上的平面上的读取沟道层、设置在读取沟道层之上的读取栅电介质层以及设置在读取栅电介质层之上的读取栅电极层。写入晶体管可以包括设置在读取栅电极层的一部分之上的写入沟道层、设置在写入沟道层的上表面上的写入位线、设置在写入沟道层的侧表面上的写入栅电介质层以及被设置成与写入栅电介质层相邻的写入字线。
7.根据本公开的另一个实施方式的半导体器件可以包括彼此相邻地被设置在衬底之上的第一单元半导体元件和第二单元半导体元件。第一单元半导体元件可以包括彼此电连接的第一读取晶体管和第一写入晶体管。第二单元半导体元件可以包括彼此电连接的第二读取晶体管和第二写入晶体管。第一读取晶体管的第一读取栅电极层和第二读取晶体管的第二读取栅电极层可以被设置成在与衬底的表面基本垂直的方向上彼此间隔开。第一写入晶体管的第一写入沟道层和第二写入晶体管的第二写入沟道层可以在与衬底的表面基本垂直的方向上设置在第一读取栅电极层和第二读取栅电极层之间。
附图说明
8.图1是根据本公开的实施方式的半导体器件的电路图。
9.图2是示意地示出根据本公开的实施方式的半导体器件的横截面图。
10.图3是图2的半导体器件的沿a-a'线截取且在x-y平面上示出的横截面图。
11.图4是图2的半导体器件的沿b-b'线截取且在x-y平面上示出的横截面图。
12.图5是示出根据本公开的实施方式的电介质材料层的介电特性的曲线图。
13.图6是示意地示出根据本公开的另一个实施方式的半导体器件的横截面图。
14.图7是图6的半导体器件的沿
ⅰ‑ⅰ’
线截取且在x-y平面上示出的横截面图。
15.图8是图6的半导体器件的沿
ⅱ‑ⅱ’
线截取且在x-y平面上示出的横截面图。
16.图9是图6的半导体器件的沿
ⅲ‑ⅲ’
线截取且在x-y平面上示出的横截面图。
17.图10是图6的半导体器件的沿
ⅳ‑ⅳ’
线截取且在x-y平面上示出的横截面图。
18.图11是图6的半导体器件的沿
ⅴ‑ⅴ’
截取且在x-y平面上示出的横截面图。
19.图12是图6的半导体器件的沿
ⅵ‑ⅵ’
线截取且在x-z平面上示出的横截面图。
20.图13是图6的半导体器件的沿
ⅶ‑ⅶ’
截取且在x-z平面上示出的横截面图。
21.图14是示意地示出根据本公开的另一个实施方式的半导体器件的横截面图。
22.图15是图14的半导体器件的沿ly-ly’线截取且在x-y平面上示出的横截面图。
23.图16是图14的半导体器件的沿vz-vz’截取且在x-z平面上示出的横截面图。
具体实施方式
24.在下文中，将参考附图对本公开的实施方式进行详细地描述。在附图中，为了清楚地表达每个器件的组件，放大了组件的尺寸(诸如组件的宽度和厚度)。在本文使用的术语可以对应于考虑它们在实施方式中的功能而选择的词语，并且术语的含义可以根据实施方式所属领域的普通技术人员而被解释得不同。如果在细节方面进行了明确地限定，术语可以根据限定进行解释。除非另外限定，在本文中使用的术语(包括技术术语和科学术语)具有与实施方式所属本领域的普通技术人员所通常理解的相同的含义。
25.另外，词语的单数形式的表达式应当被理解为包括词语的复数形式，除非在上下文中清楚地以其他方式使用。将理解的是，术语“包含”、“包括”或者“具有”旨在明确说明特征、数量、步骤、操作、组件、元件、部件或者其组合的存在，而不是用于排除一个或多个其他特征、数量、步骤、操作、组件、元件、部件或者其组合的存在或者增加的可能性。
26.图1是根据本公开的实施方式的半导体器件的电路图。参考图1，半导体器件1可以是包括存储单元mc的存储器件。相比于常规的dram器件的存储单元，存储单元mc可以不包括电容器元件。存储单元mc可以包括彼此电连接的写入晶体管wt和读取晶体管rt。
27.写入晶体管wt可以包括连接到写入字线wwl的写入栅电极gw以及连接到写入位线wbl的写入源电极sw。读取晶体管rt可以包括读取栅电极gr、读取源电极sr以及读取漏电极dr。读取源电极sr和读取漏电极dr可以分别连接到读取字线rwl和读取位线rbl。写入晶体管wt的写入漏电极dw可以电连接到读取晶体管rt的读取栅电极gr。
28.在图1的存储单元mc中，读取晶体管rt的读取栅电介质层sn可以起存储信号信息的储存电介质层的作用。另外，读取晶体管rt的读取栅电极gr可以起储存电介质层的作用。
29.在实施方式中，存储单元mc中的写入操作可以如下执行。写入晶体管wt可以根据施加到写入字线wwl的电压信号来被导通或截止。当写入晶体管wt被导通时，写入位线wbl的电信号可以经由写入漏电极dw而通过写入晶体管wt的沟道，并且可以被施加到读取晶体管rt的读取栅电极gr作为电压电平。例如，当预定的正电压信号在写入晶体管wt被导通的状态下被施加到写入位线wbl时，随着电荷被充入读取栅电介质层sn，读取栅电极gr的电压电平可以升高。此后，写入晶体管wt被截止，而读取栅电极gr可以保持增加的电压作为第一
电平的电压。因此，存储单元mc可以存储第一电平的电压状态和电荷的充电状态作为第一信号信息。如稍后将描述的那样，当读取栅电极gr保持第一电平的电压时，读取晶体管rt可以保持导通状态。
30.作为另一个示例，当0v电压在写入晶体管wt被导通的状态下被施加到写入位线wbl时，随着存储在读取栅电介质层sn中的电荷被释放到写入位线wbl中，读取栅电极gr的电压电平可以降低。此后，写入晶体管wt被截止，以及读取栅电极gr可以保持降低的电压电平作为第二电平的电压。因此，存储单元mc可以存储第二电平的电压状态和电荷的放电状态作为第二信号信息。如稍后将描述的那样，当读取栅电极gr保持第二电平的电压时，读取晶体管rt可以保持截止状态。
31.在实施方式中，用于存储单元mc的读取操作可以如下执行。在待机状态中，读取字线rwl和读取位线rbl可以保持与零(0v)相同的电压电平。在读取操作开始之后，在读取位线rbl的电压电平保持在0v时，读取字线rwl的电压电平可以增加至预定的正电压。
32.当读取栅电极gr保持第一电平的电压时(即，当存储单元mc存储第一信号信息时)，读取晶体管rt可以保持导通状态。读取晶体管rt可以保持导通状态，使得读取位线rbl的电压电平可以从0v起增加。替换地，当读取栅电极gr保持第二电平的电压时(即，当存储单元mc存储第二信号信息时)，读取晶体管rt可以保持截止状态，以及读取位线rbl可以保持0v的电压电平。
33.根据读取晶体管rt是被导通还是截止而变化的存储单元mc的读取位线rbl的电压电平可以使用感测放大器被放大，以及存储在存储单元mc中的信号信息可以通过比较放大的电压电平和参考电压电平来被识别。
34.图2是示意地示出根据本公开的实施方式的半导体器件的横截面图。图3是图2的半导体器件的沿a-a’线截取并在x-y平面上示出的横截面图。图4是图2半导体器件10的沿b-b’线截取并在x-y平面上示出的横截面图。图5是示出根据本公开的实施方式的电介质材料层的介电特性的曲线图。
35.参考图2，半导体器件10可以包括彼此电连接的读取晶体管rts和写入晶体管wts。读取晶体管rts和写入晶体管wts布置在衬底101之上且可以分别具有图1的读取晶体管rt和写入晶体管wt的电路配置。读取晶体管rts和写入晶体管wts可以构成图1的存储单元mc。
36.读取晶体管rts可以包括设置在衬底101之上的平面上的读取沟道层110、设置在读取沟道层110之上的读取栅电介质层130、以及设置在读取栅电介质层130之上的读取栅电极层140。另外，参考图3，读取晶体管rts可以包括分别设置在读取沟道层110的相对端的读取字线122和读取位线124。
37.写入晶体管wts可以包括设置在读取栅电极层140的一部分之上的写入沟道层150、设置在写入沟道层150的上表面上的写入位线160、设置在写入沟道层150的侧表面上的写入栅电介质层170、以及被设置成与写入栅电介质层170相邻的写入字线180。如图2和图4所示，写入字线180可以设置在写入栅电介质层170的侧表面上。
38.参考图2，半导体器件10还可以包括围绕读取晶体管rts和写入晶体管wts的电绝缘层isl。尽管未示出，电绝缘层isl可以包括多个层间绝缘层。多个层间绝缘层中的每一个可以包括绝缘材料。例如，绝缘材料可以包括氧化物、氮化物、氮氧化物或者其中两个或更多个的组合。
39.参考图2，衬底101可以包括半导体材料。具体地，半导体材料可以包括硅(si)、锗(ge)、砷化镓(gaas)、硫化钼(mos2)、硒化钼(mose2)、硒化铪(hfse2)、硒化铟(inse)、硒化镓(gase)、黑磷、铟镓锌氧化物(igzo)或者其中两个或更多个的组合。衬底101可以掺杂有n型或p型掺杂剂以具有导电性。
40.尽管在图2中未示出，衬底101可以电连接到写入字线180。另外，衬底101可以包括集成电路。集成电路可以是用于驱动和控制存储单元的电路。集成电路可以包括例如诸如二极管或晶体管的器件。
41.基底绝缘层105可以设置在衬底101之上。基底绝缘层105可以包括例如氧化物、氮化物、氮氧化物或者其中两个或更多个的组合。尽管在图2中未示出，可以在衬底101和基底绝缘层105之间设置至少一个导电层。导电层可以起用于连接衬底101的不同集成电路的接线或用于连接集成电路和存储单元的接线的作用。
42.读取沟道层110可以设置在基底绝缘层105之上。读取沟道层110可以设置在与衬底101的表面101s基本平行的表面上。读取沟道层110可以包括半导体材料。半导体材料可以包括例如掺杂硅(si)、掺杂锗(ge)、或掺杂砷化镓(gaas)等。作为另一个示例，半导体材料可以包括二维半导体材料。二维半导体材料可以包括过渡金属硫族化合物(tmdc)、或黑磷等。过渡金属硫族化合物可以包括例如硒化钼(mose2)、硒化铪(hfse2)、硒化铟(inse)、或硒化镓(gase)等。作为另一个示例，半导体材料可以包括导电金属氧化物。导电金属氧化物可以包括铟氧化物(in2o3)、掺杂掺杂剂的铟氧化物(in2o3)、铟镓锌氧化物(ingazno4)、锌氧化物(zno)、或铟镓氧化物(ingao3)等。掺杂剂可以包括钛(ti)、钨(w)、硅(si)或者其中两个或更多个的组合。
43.参考图2和图3，读取沟道层110可以具有在基本平行于衬底101的表面101s的第一方向(例如，y方向)上的预定尺寸的第一宽度w1。另外，读取沟道层110可以具有在垂直于第一方向的第二方向(例如，x方向)上的预定尺寸的第二宽度w2。因此，在图3中，读取沟道层110可以具有矩形的横截面形状。
44.另外，在读取沟道层110的两端的读取字线122和读取位线124可以分别在第一方向(例如，y方向)上延伸。读取字线122和读取位线124可以被设置成在第二方向(例如，x方向)上彼此间隔开。因此，在读取字线122和读取位线124之间，导电载体可以在第二方向(例如，x方向)上传导通过读取沟道层110。
45.读取字线122和读取位线124中的每一个可以包括导电材料。导电材料可以包括例如掺杂半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如n型掺杂硅(si)、铂(pt)、金(au)、钯(pd)、钼(mo)、镍(ni)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铱(ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物或者其中两个或更多个的组合。
46.再次参考图2，读取栅电介质层130可以设置在读取沟道层110之上。读取栅电介质层130和读取沟道层110可以被设置成在基本垂直于衬底101的表面101s的第三方向(例如，z方向)上彼此重叠。因此，读取栅电介质层130可以具有在第一方向(例如，y方向)上的第一宽度w1和在第二方向(例如，x方向)上的第二宽度w2。
47.读取栅电介质层130可以具有高介电常数。在实施方式中，读取栅电介质层130可
以包括反铁电材料。在另一个实施方式中，读取栅电介质层130可以包括具有高介电常数的顺电材料。
48.图5示意地示出了当电场被施加到多种电介质材料层时发生的电介质位移d。电介质位移d可以意指包括多种电介质材料层中的每一个的电容器的表面电荷密度，并且可以与多种电介质材料层中的每一个的电容率成比例。第一曲线图31可以对应于具有低介电常数的顺电层，第二曲线图32可以对应于包括反铁电材料的电介质层，以及第三曲线图33可以对应于具有高介电常数的顺电层。参考第二曲线图32，包括反铁电材料的电介质层因强极化特性而具有高介电常数，但可以不具有剩余极化，不同于包括铁电材料的层。参考第二曲线图32和第三曲线图33，包括反铁电材料的电介质层可以具有高介电常数，类似于具有高介电常数的顺电层。在实施方式中，在预定操作电压范围va内，包括反铁电材料的电介质层可以确保比顺电层的介电常数更高的介电常数。预定操作电压范围va可以是介于图5的第一电压v1和第二电压v2之间的电压范围，以及可以是在其中包括反铁电材料的电介质层具有基本饱和的电介质位移d的电压范围。
49.反铁电材料可以包括例如具有四方晶体结构的锆氧化物(zro2)、掺杂硅的铪氧化物(掺杂si的hfo2)、掺杂硅的锆铪氧化物(掺杂si的hf
0.5
zr
0.5
o2)或者其中两个或更多个的组合。具有高介电常数的顺电材料可以包括例如铪氧化物(hfo2)、锆氧化物(zro2)、锆铪氧化物((hf,zr)o2)、铪氮氧化物(hfon)、锆铪氮氧化物(hfzron))、钡锶钛氧化物((br，sr)tio3)、或铅锆钛氧化物((pb，zr)tio3)等。
50.再次参考图2，读取栅电极层140可以设置在读取栅电介质层130之上。读取栅电极层140可以被设置成在第三方向(例如，z方向)上与读取沟道层110和读取栅电介质层130重叠。因此，读取栅电极层140可以具有在第一方向(例如，y方向)上的第一宽度w1和在第二方向(例如，x方向)上的第二宽度w2。在实施方式中，读取沟道层110、读取栅电介质层130以及读取栅电极层140可以设置在基本平行于衬底101的表面101s的平面上。
51.读取栅电极层140可以包括导电材料。导电材料可以包括例如掺杂半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如n型掺杂硅(si)、铂(pt)、金(au)、钯(pd)、钼(mo)、镍(ni)、钨(w)、钛(ti)、铜(cu)、铝(al)、钌(ru)、铱(ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物或者其中两个或更多个的组合。
52.参考图2，写入沟道层150可以设置在读取栅电极层140的一部分之上。参考图4，写入沟道层150可以具有在第一方向(例如，y方向)上的第一宽度w3和在第二方向(例如，x方向)上的第二宽度w2。写入沟道层150的第一宽度w3可以小于读取栅电极层140第一宽度w1。因此，写入沟道层150的在基本平行于衬底101的表面101s的横截面平面(即，x-y平面)上的横截面面积(即，第一宽度w3*第二宽度w2)可以小于读取栅电极层140的x-y平面横截面面积(即，第一宽度w1*第二宽度w2)。另外，写入沟道层150可以在第三方向(例如，z方向)上与读取栅电极层140重叠。写入沟道层150的在x-y平面上的横截面区域可以位于读取栅电极层140的在x-y平面上的横截面区域内。
53.写入沟道层150可以布置在读取栅电极层140上且可以在z方向上延伸。因此，写入沟道层150可以在衬底101之上具有矩形柱形状。
54.写入沟道层150可以包括半导体材料。半导体材料可以与包括在读取沟道层110中
的半导体材料基本相同。
55.写入位线160可以设置在写入沟道层150之上。在实施方式中，写入位线160可以接触矩形柱形状的写入沟道层150的上表面。写入位线160可以与写入沟道层150电连接。写入位线160可以在第二方向(例如，x方向)上延伸。写入位线160可以包括导电材料。写入位线160的导电材料可以与读取位线124的导电材料基本相同。
56.写入栅电介质层170可以相邻于写入沟道层150的侧表面而设置。在实施方式中，写入栅电介质层170可以被设置成与写入沟道层150的侧表面接触。
57.写入栅电介质层170可以包括电介质材料。电介质材料可以包括例如硅氧化物、硅氮化物、氮氧化硅、铝氧化物、铪氧化物、锆氧化物或者其中两个或更多个的组合。在实施方式中，写入栅电介质层170可以由与读取栅电介质层130基本相同的材料制成。
58.写入字线180可以设置在写入栅电介质层170的侧表面上。写入字线180可以在第三方向(例如，z方向)上延伸。写入字线180可以具有柱状结构。参考图2至图4，柱状结构可以具有矩形柱形状，但不必然地受限于此，并且除矩形柱外可以具有多角形柱、筒或椭圆形柱，作为示例。写入字线180可以包括导电材料。写入字线180可以由与读取字线122基本相同的材料制成。
59.返回参考图2，在写入晶体管wts中，导电通道可以因被施加通过写入字线180的电压而沿着第三方向(例如，z方向)形成在写入沟道层150中。导电载体可以沿着导电通道从写入位线160传导到读取栅电极层140。
60.到达读取栅电极层140的导电载体可以被充电在读取栅电介质层130中。被充电在读取栅电介质层130中的导电载体可以被存储作为信号信息。读取栅电极层140的电压电平可以根据导电载体的充电而改变。
61.改变的电压电平可以改变位于读取字线122和读取位线124之间的读取沟道层110的阈值电压。在半导体器件10的读取操作期间，存储在读取栅电介质层130中的信号信息可以通过在读取字线122和读取位线124之间施加读取电压并测量阈值电压的变化来读取。
62.根据如上描述的本公开的实施方式，读取栅电介质层130可以包括具有高介电常数的反铁电材料或顺电材料。另外，读取栅电极层140可以被配置为具有比写入沟道层150的与读取栅电极层140的表面接触的表面面积大的表面面积。因此，在z方向上与读取栅电极层140重叠的读取栅电介质层130和读取沟道层110的表面面积也可以相对于写入沟道层150更大。结果，在读取晶体管rts中的读取栅电介质层130的电容可以有效地增加。
63.读取栅电介质层130的电容增加，因此存储在读取栅电介质层130中的信号信息的保持可以被改善。另外，随着读取栅电介质层130的电容增加，在读取晶体管rts被导通的状态下，通过读取沟道层110的沟道电流可以增加。随着沟道电流增加，读取晶体管rts的读取操作速度可以提高。因此，半导体器件10的存储性能可以提高。
64.图6是示意地示出根据本公开的另一个实施方式的半导体器件的横截面图。图7是图6的半导体器件的沿
ⅰ‑ⅰ’
线截取的在x-y平面上的横截面图。图8是图6的半导体器件的沿
ⅱ‑ⅱ’
线截取的在x-y平面上的横截面图。图9是图6的半导体器件的沿
ⅲ‑ⅲ’
线截取的在x-y平面上的横截面图。图10是图6的半导体器件的沿
ⅳ‑ⅳ’
线截取的在x-y平面上的横截面图。图11是图6的半导体器件的沿
ⅴ‑ⅴ’
截取的在x-y平面上的横截面图。图12是图6的半导体器件的沿
ⅵ‑ⅵ’
线截取的在x-z平面上的横截面图。图13是图6的半导体器件的沿
ⅶ‑
ⅶ’
截取的在x-z平面上的横截面图。
65.参考图6，半导体器件1可以包括在衬底101之上彼此相邻地设置的第一单元半导体元件10a和第二单元半导体元件10b。第一单元半导体元件10a和第二单元半导体元件10b中的每一个可以与如上参考图2至图5所描述的半导体器件10基本相同。第一单元半导体元件10a和第二单元半导体元件10b中的每一个可以构成图1的存储单元mc的电路。
66.第一单元半导体元件10a可以包括彼此电连接的第一读取晶体管rtsa和第一写入晶体管wtsa。参考图6至图13，第一单元半导体元件10a的第一读取晶体管rtsa可以包括设置在与衬底101的表面101s基本平行的表面上的第一读取沟道层110a、设置在第一读取沟道层110a之上的第一读取栅电介质层130a、设置在第一读取栅电介质层130a之上的第一读取栅电极层140a、以及被设置成分别接触第一读取沟道层110a的相对表面的第一读取字线122a和第一读取位线124a。第一读取字线122a和第一读取位线124a中的每一个可以在基本平行于衬底101的表面101s的第一方向(例如，y方向)上延伸。
67.参考图6至图13，第一单元半导体元件10a的第一写入晶体管wtsa可以包括设置在第一读取栅电极层140a的一部分之上且在基本垂直于衬底101的表面101s的第三方向(例如，z方向)上延伸的第一写入沟道层150a、设置在第一写入沟道层150a的上表面上且在基本平行于衬底101的表面101s的第二方向(例如，x方向)上延伸的第一写入位线160a、设置在第一写入沟道层150a的侧表面上的第一写入栅电介质层170a、以及设置在第一写入栅电介质层170a上且在第三方向(例如，z方向)上延伸的第一写入字线180a。
68.第二单元半导体元件10b可以包括彼此电连接的第二读取晶体管rtsb和第二写入晶体管wtsb。参考图6至图13，第二单元半导体元件10b的第二读取晶体管rtsb可以包括设置在与衬底101的表面101s基本平行的表面上的第二读取沟道层110b、设置在第二读取沟道层110b之上的第二读取栅电介质层130b、设置在第二读取栅电介质层130b之上的第二读取栅电极层140b、以及被设置成分别接触第二读取沟道层110b的相对表面的第二读取字线122b和第二读取位线124b。第二读取字线122b和第二读取位线124b中的每一个可以在第一方向(例如，y方向)上延伸。
69.第二单元半导体元件10b的第二写入晶体管wtsb可以包括设置在第二读取栅电极层140b的一部分之上且在第三方向(例如，z方向)上延伸的第二写入沟道层150b、设置在第二写入沟道层150b的上表面上且在第二方向(例如，x方向)上延伸的第二写入位线160b、设置在第二写入沟道层150b的侧表面上的第二写入栅电介质层170b、以及设置在第二写入栅电介质层170b上且在第三方向(例如，z方向)上延伸的第二写入字线180b。
70.返回参考图6，设置在不同的平面上的第一单元半导体元件10a和第二单元半导体元件10b可以关于第一方向(例如，y方向)和第三方向(例如，z方向)至少部分地彼此重叠。
71.第一读取晶体管rtsa的第一读取栅电极层140a和第二读取晶体管rtsb的第二读取栅电极层140b可以被设置成在第三方向(例如，z方向)上面向彼此。第一读取栅电极层140a和第二读取栅电极层140b可以在第三方向上彼此间隔开(例如，z方向)且彼此重叠。结果，第一读取栅电极层140a和第二读取栅电极层140b中的每一个可以具有在第一方向(例如，y方向)上的第一宽度w1和在第二方向(例如，x方向)上的第二宽度w2。
72.第一写入晶体管wtsa的第一写入沟道层150a和第二写入晶体管wtsb的第二写入沟道层150b可以在第三方向(例如，z方向)上设置在第一读取栅电极层140a和第二读取栅
电极层140b之间的空间中。
73.参考图10，第一写入沟道层150a和第二写入沟道层150b中的每一个可以具有在第一方向(例如，y方向)上的第三宽度w3和在第二方向(例如，x方向)上的第二宽度w2。返回参考图6，第一写入沟道层150a和第二写入沟道层150b可以在第一方向(例如，y方向)上彼此间隔开且彼此部分地重叠。
74.参考图6、图8、图10、图12和图13，第一写入沟道层150a可以设在第一读取栅电极层140a的一部分之上，以及第二写入沟道层150b可以设置在第二读取栅电极层140b的一部分之上。因此，第一读取栅电极层140a的在与衬底101的表面101s基本平行的横截面平面上的横截面面积(即，第一宽度w1*第二宽度w2)可以大于第一写入沟道层150a的横截面面积(即，第三宽度w3*第二宽度w2)。第二读取栅电极层140b的在x-y平面上的横截面面积(即，第一宽度w1*第二宽度w2)可以大于第二写入沟道层150b的在x-y平面上的横截面面积(即，第三宽度w3*第二宽度w2)。
75.第一读取栅电极层140a和第二读取栅电极层140b中的每一个的在x-y平面上的横截面面积可以大于第一写入沟道层150a的横截面面积和第二写入沟道层150b的横截面面积之和。此外，第一写入沟道层150a和第二写入沟道层150b可以在z方向上与第一读取栅电极层140a和第二读取栅电极层140b重叠。第一写入沟道层150a和第二写入沟道层150b的在x-y平面上的横截面区域可以位于第一读取栅电极层140a的在x-y平面上的横截面区域内或者第二读取栅电极层140b的在x-y平面上的横截面区域内。
76.参考图6、图9和图11至图13，第一写入位线160a可以设置在第一写入沟道层150a之上并且可以在第二方向(例如，x方向)上延伸。另外，第二写入位线160b可以设置在第二写入沟道层150b之上并且可以在第二方向(例如，x方向)上延伸。
77.第一写入位线160a可以在第三方向(例如，z方向)上面向被设置成与第一写入位线160a间隔开的第二读取栅电极层140b。第一写入位线160a可以被设置成通过在x方向上延伸而与第二读取栅电极层140b交叉。同时，第二写入位线160b可以在第三方向(例如，z方向)上面向被设置成与第二写入位线160b间隔开的第一读取栅电极层140a。第二写入位线160b可以被设置成通过在x方向上延伸而与第一读取栅电极层140a交叉。
78.如上所述，第一单元半导体元件10a和第二单元半导体元件10b可以被设置成在衬底101之上彼此相邻。第一单元半导体元件10a和第二单元半导体元件10b可以沿着第一方向(例如，y方向)设置在第一写入字线180a和第二写入字线180b之间。另外，第一单元半导体元件10a和第二单元半导体元件10b的第一读取栅电极层140a和第二读取栅电极层140b可以被分别设置成在第三方向(即，z方向)上彼此间隔开，并且第一写入沟道层150a和第二写入沟道层150b可以设置在第一读取栅电极层140a和第二读取栅电极层140b之间的空间中。如上所述的第一单元半导体元件10a和第二单元半导体元件10b的三维结构提供了具有增加的密度的存储单元的半导体器件。
79.图14是示意地示出根据本公开的另一个实施方式的半导体器件的横截面图。图15是图14的半导体器件的沿ly-ly’线截取的在x-y平面上的横截面图。图16是图14的半导体器件的沿vz-vz’截取的在x-z平面上的横截面图。
80.参考图14至图16，半导体器件u可以是第一半导体器件1至第八半导体器件8的阵列。第一半导体器件1至第八半导体器件8中的每一个可以具有与如上参考图6至图13描述
的半导体器件1基本相同的配置。第一绝缘层至第三绝缘层isl1、isl2和isl3可以设置在第一半导体器件1至第八半导体器件8之间。第一绝缘层至第三绝缘层isl1、isl2和isl3中的每一个可以包括公知的绝缘材料。
81.参考图14，第一半导体器件1可以包括第一单元半导体元件10a和第二单元半导体元件10b。第二半导体器件2可以在第三方向(例如，z方向)上设置在第一半导体器件1之上。第二半导体器件2可以通过第二绝缘层isl2而与第一半导体器件1电绝缘或隔开。
82.半导体器件2可以包括第一单元半导体元件20a和第二单元半导体元件20b。第二半导体器件2的第一单元半导体元件20a可以与第一半导体器件1的第一单元半导体元件10a共用写入字线180a。另外，第一单元半导体元件10a和第一单元半导体元件20a可以分别包括写入位线160a和写入位线260a。第一单元半导体元件10a和第一单元半导体元件20a中的每一个可以包括不同的读取字线(未示出)和不同的读取位线(未示出)。类似地，第二半导体器件2的第二单元半导体元件20b可以与第一半导体器件1的第二单元半导体元件10b共用写入字线180b。另外，第二单元半导体元件10b和第二单元半导体元件20b可以分别包括写入位线160b和写入位线260b。第二单元半导体元件10b和第二单元半导体元件20b中的每一个可以包括不同的读取字线(未示出)和不同的读取位线(未示出)。
83.参考图14和图15，第三半导体器件3和第四半导体器件4可以被设置成在第一方向(例如，y方向)上分别与第一半导体器件1和第二半导体器件2间隔开。第四半导体器件4可以在第三方向上设置在第三半导体器件3之上。
84.第三半导体器件3可以包括第一单元半导体元件30a和第二单元半导体元件30b。第三半导体器件3的第一单元半导体元件30a和第一半导体器件1的第一单元半导体元件10a共用第一读取字线122a和第一读取位线124a，且可以分别包括不同的写入字线180a和180c以及不同的写入位线160a和360a。类似地，第三半导体器件3的第二单元半导体元件30b和第一半导体器件1的第二单元半导体元件10b共用读取字线(未示出)和读取位线(未示出)，且可以分别包括不同的写入字线180b和写入字线180d以及不同的写入位线160b和写入位线360b。
85.第四半导体器件4可以包括第一单元半导体元件40a和第二单元半导体元件40b。第四半导体器件4的第一单元半导体元件40a和第二半导体器件2的第一单元半导体元件20a共用读取字线(未示出)和读取位线(未示出)，且分别包括不同的写入字线180a和写入字线180c以及不同的写入位线260a和写入位线460a。类似地，第四半导体器件4的第二单元半导体元件40b和第二半导体器件2的第二单元半导体元件20b共用读取字线(未示出)和读取位线(未示出)，且可以分别包括不同的写入字线180b和写入字线180d以及不同的写入位线260b和写入位线460b。
86.另外，第四半导体器件4的第一单元半导体元件40a和第三半导体器件3的第一单元半导体元件30a共用写入字线180c，且可以包括不同的写入位线360a和写入位线460a、不同的读取字线(未示出)以及不同的读取位线(未示出)。类似地，第四半导体器件4的第二单元半导体元件40b和第三半导体器件3的第二单元半导体元件30b共用写入字线180d，且可以包括不同的写入位线360b和写入位线460b、不同的读取字线(未示出)以及不同的读取位线(未示出)。
87.参考图14和图16，第五半导体器件5和第六半导体器件6可以被设置成在第二方向
(例如，x方向)上分别与第一半导体器件1和第二半导体器件2间隔开。第六半导体器件6可以在第三方向(例如，z方向)上设置在第五半导体器件5之上。
88.第五半导体器件5可以包括第一单元半导体元件50a和第二单元半导体元件50b。第五半导体器件5的第一单元半导体元件50a和第一半导体器件1的第一单元半导体元件10a可以共用写入位线160a，并且可以包括不同的写入字线(未示出)、不同的读取字线(未示出)以及不同的读取位线(未示出)。第五半导体器件5的第二单元半导体元件50b和第一半导体器件1的第二单元半导体元件10b可以共用写入位线160b，而每一个可以包括彼此不同的写入字线(未示出)、不同的读取字线(未示出)以及不同的读取位线(未示出)。
89.第六半导体器件6可以包括第一单元半导体元件60a和第二单元半导体元件60b。第六半导体器件6的第一单元半导体元件60a和第二半导体器件2的第一单元半导体元件20a可以共用写入位线260a，而每一个可以包括彼此不同的写入字线(未示出)、不同的读取字线(未示出)以及不同的读取位线(未示出)。第六半导体器件6的第二单元半导体元件60b和第二半导体器件2的第二单元半导体元件20b可以共用写入位线260b，而可以包括彼此不同的写入字线(未示出)、不同的读取字线(未示出)以及不同的读取位线(未示出)。
90.尽管在图14至图16中未示出，第七半导体器件7和第八半导体器件8可以被设置成在第二方向上(例如，x方向)分别与第三半导体器件3和第四半导体器件4间隔开。第八半导体器件8可以在第三方向(例如，z方向)上设置在第七半导体器件7之上。第七半导体器件7和第八半导体器件8的布置方法可以与第五半导体器件5和第六半导体器件6的布置方法基本相同。
91.如上所述，图14至图16的半导体器件u可以是在第一方向至第三方向上延伸的半导体器件1-8的三维阵列。半导体器件u可以包括具有如上参考图4至图13描述的三维结构的半导体器件1-8，由此提高衬底上的集成度。
92.为了说明性目的公开了本公开的实施方式。本领域技术人员将理解在不背离本公开的范围和本质以及所附权利要求的情况下，各种修改、增加和代替是可能的。

技术特征：
1.一种半导体器件，其包括在衬底之上彼此电连接的读取晶体管和写入晶体管，其中，所述读取晶体管包括：读取沟道层，其设置在所述衬底之上的平面上；读取栅电介质层，其设置在所述读取沟道层之上；以及读取栅电极层，其设置在所述读取栅电介质层之上，以及其中，所述写入晶体管包括：写入沟道层，其设置在所述读取栅电极层的一部分之上；写入位线，其设置在所述写入沟道层的上表面上；写入栅电介质层，其设置在所述写入沟道层的侧表面上；以及写入字线，其被设置成与所述写入栅电介质层相邻。2.根据权利要求1所述的半导体器件，其中，所述读取沟道层、所述读取栅电介质层以及所述读取栅电极层设置在与所述衬底的表面基本平行的平面上。3.根据权利要求1所述的半导体器件，其中，在与所述衬底的表面基本平行的横截面平面上，所述读取栅电极层的横截面面积大于所述写入沟道层的横截面面积。4.根据权利要求1所述的半导体器件，其中，所述读取栅电极层、所述读取栅电介质层以及所述读取沟道层被设置成在与所述衬底的表面基本垂直的方向上彼此重叠。5.根据权利要求1所述的半导体器件，其中，所述读取栅电介质层包括反铁电材料。6.根据权利要求1所述的半导体器件，其中，所述读取栅电介质层包括具有高介电常数的顺电材料。7.根据权利要求1所述的半导体器件，还包括读取字线和读取位线，所述读取字线和所述读取位线分别设置在所述读取沟道层的相对端并且在与所述衬底的表面基本平行的第一方向上延伸。8.根据权利要求7所述的半导体器件，其中，所述写入位线在第二方向上延伸，所述第二方向基本平行于所述衬底的表面以及垂直于所述第一方向，以及其中，所述写入字线在与所述衬底的表面基本垂直的第三方向上延伸。9.根据权利要求8所述的半导体器件，其中，导电载体在所述读取沟道层中在所述第二方向上传导，以及所述导电载体在所述写入沟道层中在所述第三方向上传导。10.一种半导体器件，其包括第一单元半导体元件和第二单元半导体元件，所述第一单元半导体元件和所述第二单元半导体元件彼此相邻地被设置在衬底之上，其中，所述第一单元半导体元件包括彼此电连接的第一读取晶体管和第一写入晶体管，其中，所述第二单元半导体元件包括彼此电连接的第二读取晶体管和第二写入晶体管，其中，所述第一读取晶体管的第一读取栅电极层和所述第二读取晶体管的第二读取栅电极层被设置成在与所述衬底的表面基本垂直的方向上彼此间隔开，以及其中，所述第一写入晶体管的第一写入沟道层和所述第二写入晶体管的第二写入沟道层在与所述衬底的表面基本垂直的所述方向上设置在所述第一读取栅电极层和所述第二读取栅电极层之间。
11.根据权利要求10所述的半导体器件，其中，所述第一单元半导体元件和所述第二单元半导体元件彼此电隔离。12.根据权利要求10所述的半导体器件，其中，所述第一写入沟道层和所述第二写入沟道层均在与所述衬底的表面基本垂直的所述方向上延伸。13.根据权利要求10所述的半导体器件，其中，所述第一写入沟道层和所述第二写入沟道层被设置成沿着与所述衬底的表面基本平行的方向彼此间隔开；以及其中，所述第一写入沟道层被设置成沿着与所述衬底的表面基本平行的所述方向而与所述第二写入沟道层部份地重叠。14.根据权利要求10所述的半导体器件，其中，所述第一读取栅电极层和所述第二读取栅电极层被设置成沿着与所述衬底的表面基本垂直的所述方向而彼此重叠。15.根据权利要求10所述的半导体器件，其中，在与所述衬底的表面基本平行的横截面上，所述第一读取栅电极层的横截面面积大于所述第一写入沟道层的横截面面积，以及其中，在与所述衬底的表面基本平行的横截面上，所述第二读取栅电极层的横截面面积大于所述第二写入沟道层的横截面面积。16.根据权利要求10所述的半导体器件，其中，在与所述衬底的表面基本平行的横截面上，所述第一读取栅电极层的横截面面积或者所述第二读取栅电极层的横截面面积大于所述第一写入沟道层的横截面面积和所述第二写入沟道层的横截面面积之和。17.根据权利要求10所述的半导体器件，还包括：第一写入位线，其设置在所述第一写入沟道层上并且在与所述衬底的表面基本平行的所述方向上延伸；以及第二写入位线，其设置在所述第二写入沟道层上并且在与所述衬底的表面基本平行的方向上延伸，其中，所述第一写入位线被设置成与所述第二读取栅电极层交叉，以及所述第二写入位线被设置成与所述第一读取栅电极层交叉。18.根据权利要求10所述的半导体器件，其中，所述第一读取晶体管包括：第一读取沟道层，其设置在与所述衬底的表面基本平行的平面上；第一读取栅电介质层，其设置在所述第一读取沟道层之上；所述第一读取栅电极层，其设置在所述第一读取栅电介质层之上；以及第一读取字线和第一读取位线，所述第一读取字线和所述第一读取位线分别被设置成与所述第一读取沟道层的相对的侧表面接触并且在与所述衬底的表面基本平行的第一方向上延伸，以及其中，所述第一写入晶体管包括：所述第一写入沟道层，其设置在所述第一读取栅电极层的一部分之上；第一写入位线，其设置在所述第一写入沟道层的上表面上并且在与所述衬底的表面基本平行的第二方向上延伸；第一写入栅电介质层，其设置在所述第一写入沟道层的侧表面上；以及
第一写入字线，其在所述第一写入栅电介质层上在与所述衬底的表面基本垂直的第三方向上延伸。19.根据权利要求18所述的半导体器件，其中，所述第二读取晶体管包括：第二读取沟道层，其设置在与所述衬底的表面基本平行的平面上；第二读取栅电介质层，其设置在所述第二读取沟道层之上；所述第二读取栅电极层，其设置在所述第二读取栅电介质层之上；以及第二读取字线以及第二读取位线，其分别被设置成与所述第二读取沟道层的相对的侧表面接触并且在所述第一方向上延伸，以及其中，所述第二写入晶体管包括：所述第二写入沟道层，其设置在所述第二读取栅电极层的一部分之上；第二写入位线，其设置在所述第二写入沟道层的上表面上并且在所述第二方向上延伸；第二写入栅电介质层，其设置在所述第二写入沟道层的侧表面上；以及第二写入字线，其在所述第二写入栅电介质层上在所述第三方向上延伸。20.根据权利要求19所述的半导体器件，还包括被设置成在所述第一方向上分别与所述第一单元半导体元件和所述第二单元半导体元件间隔开的第三单元半导体元件和第四单元半导体元件，其中，所述第三单元半导体元件和所述第一单元半导体元件共用所述第一读取字线和所述第一读取位线，并且均包括彼此不同的写入字线和不同的写入位线，以及其中，所述第四单元半导体元件和所述第二单元半导体元件共用所述第二读取字线和所述第二读取位线，并且均包括彼此不同的写入字线和彼此不同的写入位线。21.根据权利要求19所述的半导体器件，还包括被设置成在所述第二方向上分别与所述第一单元半导体元件和所述第二单元半导体元件间隔开的第三单元半导体元件和第四单元半导体元件，其中，所述第三单元半导体元件和所述第一单元半导体元件共用所述第一写入位线，并且均包括彼此不同的写入字线、彼此不同的读取字线以及彼此不同的读取位线，以及其中，所述第四单元半导体元件和所述第二单元半导体元件共用所述第二写入位线，并且均包括彼此不同的写入字线、彼此不同的读取字线以及彼此不同的读取位线。22.根据权利要求19所述的半导体器件，还包括被设置成在所述第三方向上分别与所述第一单元半导体元件和所述第二单元半导体元件间隔开的第三单元半导体元件和第四单元半导体元件，其中，所述第三单元半导体元件和所述第一单元半导体元件共用所述第一写入字线，以及均包括不同的写入位线、不同的读取字线以及不同的读取位线，以及其中，所述第四单元半导体元件和所述第二单元半导体元件共用所述第二写入字线，并且均包括彼此不同的写入位线、彼此不同的读取字线以及彼此不同的读取位线。

技术总结
本公开涉及包括写入晶体管和读取晶体管的半导体器件。根据本公开的实施方式的半导体器件包括在衬底之上彼此电连接的读取晶体管和写入晶体管。读取晶体管包括设置在衬底之上的平面上的读取沟道层、设置在读取沟道层之上的读取栅电介质层以及设置在读取栅电介质层之上的读取栅电极层。写入晶体管包括设置在读取栅电极层的一部分之上的写入沟道层、设置在写入沟道层的上表面上的写入位线、在写入沟道层的侧表面上的写入栅电介质层以及被设置成与写入栅电介质层相邻的写入字线。与写入栅电介质层相邻的写入字线。与写入栅电介质层相邻的写入字线。


技术研发人员：林米乐
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.11.07
技术公布日：2023/9/14