半导体结构的制作方法和半导体结构与流程

1.本技术涉及半导体技术领域，具体而言，涉及一种半导体结构的制作方法和半导体结构。


背景技术：

2.ldmos(laterally diffused metal oxide semiconductor，侧向扩散金属氧化物半导体)器件中，形成金属硅化物的步骤如下：1)在多晶硅的栅极区域淀积氮化硅；2)刻蚀形成多晶硅栅极；3)淀积氧化层；4)干法回刻，刻蚀形成栅极的侧墙；5)干法刻蚀掉栅极上面的氮化硅；6)在栅极上淀积金属层，经两次高温退火，自对准地在栅极上形成低电阻金属硅化物。该工艺将栅极金属硅化物和侧墙工艺同时集成，不仅提高了器件的高频特性，减少了器件尺寸对工艺的依存性，而且简化了rf(radio frequency，射频)ldmos的制备工艺流程，降低了工艺成本。但是，在步骤4)中，为了将氧化层刻蚀干净，通常需要过刻蚀，这会使得晶圆上的氧化层减薄，最终可能导致在制作栅极金属硅化物时，金属穿透薄氧化层，使得器件漏电甚至短路。


技术实现要素：

3.本技术的主要目的在于提供一种半导体结构的制作方法和半导体结构，以解决现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。
4.为了实现上述目的，根据本技术的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，所述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于所述栅氧化层的远离所述衬底的部分表面上的栅极；在所述基底的裸露表面上依次形成层叠的第一介质层和氧化层；至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，所述侧墙结构至少位于所述栅极的侧壁，且所述侧墙结构的厚度大于所述栅极的厚度；在所述栅极的裸露表面上形成金属硅化物。
5.进一步地，至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，包括：去除部分所述氧化层，剩余的所述氧化层形成第一侧墙，所述第一侧墙覆盖所述栅极侧壁上的所述第一介质层的部分侧壁；以所述第一侧墙为掩模，去除部分所述第一介质层，使得所述栅极的远离所述衬底的表面以及所述栅氧化层的远离所述衬底的部分表面裸露，剩余的所述第一介质层形成第二侧墙，所述第一侧墙和所述第二侧墙构成侧墙结构。
6.进一步地，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上依次形成层叠的所述外延层以及所述栅氧化层；在所述栅氧化层的裸露表面上形成栅极层；去除部分所述栅极层，使得所述栅氧化层的远离所述衬底的部分表面裸露，剩余的所述栅极层形成所述栅极。
7.进一步地，所述基底还包括位于所述栅极的远离所述衬底的表面上的介质部，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上依次形成层叠的所述外延层以及所
述栅氧化层；在所述栅氧化层的裸露表面上依次形成层叠的栅极层和第二介质层；去除部分所述第二介质层和部分所述栅极层，使得所述栅氧化层的远离所述衬底的部分表面裸露，剩余的所述栅极层形成栅极，剩余的所述第二介质层形成所述介质部。
8.进一步地，至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，包括：去除部分所述氧化层，剩余的所述氧化层形成所述第一侧墙，所述第一侧墙覆盖所述栅极侧壁上的所述第一介质层的部分侧壁；以所述第一侧墙为掩模，去除部分所述第一介质层和所述介质部，使得所述栅极以及部分所述栅氧化层的远离所述衬底的表面裸露，剩余的所述第一介质层形成第二侧墙，所述第一侧墙和所述第二侧墙构成所述侧墙结构。
9.进一步地，在所述栅极的裸露表面上形成金属硅化物，包括：在所述栅极的裸露表面上形成金属层；对所述金属层进行退火，形成所述金属硅化物。
10.进一步地，所述介质部的材料包括sin，所述介质部的厚度范围为
11.进一步地，所述第一介质层的材料包括sin，所述第一介质层的厚度范围为
[0012][0013]
进一步地，所述氧化层的材料包括sio2，所述氧化层的厚度范围为
[0014]
根据本技术的另一方面，提供了一种半导体结构，所述半导体结构采用任一种所述的半导体结构的制作方法制作而成，所述半导体结构包括基底、侧墙结构以及金属硅化物，其中，所述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于所述栅氧化层的远离所述衬底的部分表面上的栅极；所述侧墙结构至少位于所述栅极的侧壁，且所述侧墙结构的厚度大于所述栅极的厚度；所述金属硅化物至少位于所述栅极的远离所述衬底的表面上。
[0015]
进一步地，所述侧墙结构包括第一侧墙和第二侧墙，所述第二侧墙位于所述栅极两侧的所述栅氧化层的部分表面上以及所述栅极的侧壁上，所述第一侧墙位于所述第二侧墙的侧壁以及所述第二侧墙的远离所述衬底的表面上。
[0016]
应用本技术的技术方案，所述半导体结构的制作方法中，首先，提供基底，所述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于所述栅氧化层的远离所述衬底的部分表面上的栅极；之后，在所述基底的裸露表面上依次形成层叠的第一介质层和氧化层；之后，至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，所述侧墙结构至少位于所述栅极的侧壁，且所述侧墙结构的厚度大于所述栅极的厚度；最后，在所述栅极的裸露表面上形成金属硅化物。该方法在基底的裸露表面沉积层叠的第一介质层和氧化层，第一介质层可以保证后续氧化层刻蚀干净的同时不会过刻蚀，保证外延层上的栅氧化层不被刻蚀，且经过刻蚀后剩余的第一介质层和剩余的氧化层形成的侧墙结构厚度较栅极厚，一定厚度的栅氧化层以及厚度较厚的侧墙阻挡后续形成金属硅化物时金属离子进入外延层中，从而防止漏电现象或短路现象的产生，进而解决了现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。
附图说明
[0017]
构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
[0018]
图1示出了根据本技术的一种实施例的半导体结构的制作方法流程示意图；
[0019]
图2示出了根据本技术的一种实施例的形成栅氧化层后的半导体结构示意图；
[0020]
图3示出了根据本技术的一种实施例的形成栅极层后的半导体结构示意图；
[0021]
图4示出了根据本技术的一种实施例的形成栅极后的半导体结构示意图；
[0022]
图5示出了根据本技术的一种实施例的形成第二介质层后的半导体结构示意图；
[0023]
图6示出了根据本技术的一种实施例的形成栅极和介质部后的半导体结构示意图；
[0024]
图7示出了根据本技术的一种实施例的形成氧化层后的半导体结构示意图；
[0025]
图8示出了根据本技术的一种实施例的形成第一侧墙后的半导体结构示意图；
[0026]
图9示出了根据本技术的一种实施例的形成侧墙结构后的半导体结构示意图；
[0027]
图10示出了根据本技术的另一种实施例的形成氧化层后的半导体结构示意图；
[0028]
图11示出了根据本技术的另一种实施例的形成第一侧墙后的半导体结构示意图；
[0029]
图12示出了根据本技术的另一种实施例的形成侧墙结构后的半导体结构示意图；
[0030]
图13示出了根据本技术的一种实施例的形成金属硅化物后的半导体结构示意图。
[0031]
其中，上述附图包括以下附图标记：
[0032]
10、基底；20、侧墙结构；30、金属硅化物；101、衬底；102、外延层；103、栅氧化层；104、栅极；105、栅极层；106、第二介质层；107、介质部；201、第一介质层；202、氧化层；203、第一侧墙；204、第二侧墙；301、金属层。
具体实施方式
[0033]
应该指出，以下详细说明都是例示性的，旨在对本技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本技术所属技术领域的普通技术人员通常理解的相同含义。
[0034]
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0035]
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
[0036]
正如背景技术中所介绍的，现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象，为解决如上的问题，本技术的实施例提供了一种半导体结构的制作方法和半导体结构。
[0037]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
[0038]
图1是根据本技术实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
[0039]
步骤s101，如图4所示，提供基底10，上述基底10至少包括依次层叠的衬底101、外
延层102、栅氧化层103以及位于上述栅氧化层103的远离上述衬底101的部分表面上的栅极104；
[0040]
具体地，上述栅极的材料可以是多晶硅。
[0041]
步骤s102，如图7所示，在上述基底10的裸露表面上依次形成层叠的第一介质层201和氧化层202；
[0042]
具体地，上述第一介质层和氧化层是为了形成栅极的侧墙，可以采用化学气相沉积法淀积上述第一介质层和氧化层。
[0043]
步骤s103，如图7至图9所示，至少去除部分上述氧化层202和部分上述第一介质层201，剩余的上述氧化层202和剩余的上述第一介质层201形成侧墙结构20，上述侧墙结构20至少位于上述栅极104的侧壁，且上述侧墙结构20的厚度大于上述栅极104的厚度；
[0044]
具体地，在上述步骤中，上述第一介质层首先起刻蚀截止层作用，第一介质层与氧化层可以具有较高的刻蚀选择比，因此，在非栅极区域刻蚀氧化层时，可以作为刻蚀截止层，保证氧化层刻蚀干净的同时不会过刻蚀，保证外延层上的栅氧化层的厚度。
[0045]
步骤s104，如图13所示，在上述栅极104的裸露表面上形成金属硅化物30。
[0046]
具体地，可以在栅极硅上溅射一层金属钛，经过高温退火后在钛与硅接触的区域形成钛的金属硅化物，外延层上有较厚的栅氧化层，而钛不与栅氧化层反应，因此，仅在栅极上形成金属硅化物。
[0047]
通过本实施例，在基底的裸露表面沉积层叠的第一介质层和氧化层，第一介质层可以保证后续氧化层刻蚀干净的同时不会过刻蚀，保证外延层上的栅氧化层不被刻蚀，且经过刻蚀后剩余的第一介质层和剩余的氧化层形成的侧墙结构厚度较栅极厚，一定厚度的栅氧化层以及厚度较厚的侧墙阻挡后续形成金属硅化物时金属离子进入外延层中，从而防止漏电现象或短路现象的产生，进而解决了现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。
[0048]
一种可选方案中，上述第一介质层的材料包括sin，上述第一介质层的厚度范围为上述第一介质层主要起到刻蚀阻挡层的作用，在后续刻蚀氧化层的时候防止过刻蚀使栅氧化层受到损伤。由于第一介质层较厚，可以保证，氧化层过刻蚀后，第一侧墙的高度仍然在栅极多晶硅和栅极的远离衬底的表面上的第一介质层之间，从而以第一侧墙为硬掩模干法刻蚀第一介质层后，保证栅极多晶硅两侧减少与金属离子反应，甚至不与金属离子反应，同样起到自对准栅极金属硅化物的效果，并且保证了金属硅化物的一致性。
[0049]
为了能够与第一介质层间形成较高的刻蚀选择比，使得刻蚀过程中，上述第一介质层可以起到阻挡层的作用，另一种可选方案中，上述氧化层的材料包括sio2，上述氧化层的厚度范围为
[0050]
具体实现过程中，上述步骤s101提供基底，可以通过以下步骤实现：如图2所示，提供上述衬底101，上述衬底101可以是硅衬底；在上述衬底101的裸露表面上依次形成层叠的上述外延层102以及上述栅氧化层103，上述栅氧化层103可以通过热生长的方法形成；如图3所示，在上述栅氧化层103的裸露表面上形成栅极层105，上述栅极层105的材料可以是多晶硅；如图3和图4所示，去除部分上述栅极层105，使得上述栅氧化层103的远离上述衬底101的部分表面裸露，剩余的上述栅极层105形成上述栅极104。具体地，可以在上述栅极层的远离衬底的表面上形成硬掩模层和图形化的光刻胶层，来去除部分上述栅极层。栅氧化
层可以对下面的外延层进行保护，防止后续金属沉积过程中金属进入外延层中。
[0051]
上述步骤s103中，至少去除部分上述氧化层和部分上述第一介质层，剩余的上述氧化层和剩余的上述第一介质层形成侧墙结构，包括：如图7和图8所示，去除部分上述氧化层202，剩余的上述氧化层202形成第一侧墙203，上述第一侧墙203覆盖上述栅极104侧壁上的上述第一介质层201的部分侧壁，可以采用各向同性刻蚀法去除部分氧化层202；如图8和图9所示，以上述第一侧墙203为掩模，去除部分上述第一介质层201，具体地，可以采用rie(reactive ion etching，反应离子刻蚀)等离子刻蚀上述第一介质层201，使得上述栅极104的远离上述衬底101的表面以及上述栅氧化层103的远离上述衬底101的部分表面裸露，剩余的上述第一介质层201形成第二侧墙204，上述第一侧墙203和上述第二侧墙204构成侧墙结构20。
[0052]
实际应用中，采用各向同性刻蚀法去除氧化层并以第一介质层为刻蚀截止层对氧化层过刻蚀，进而保护栅氧化层不被过刻蚀，且控制第一侧墙高度在栅极多晶硅的远离衬底的表面上的第一介质层与栅极多晶硅之间，再以第一侧墙为硬掩模，采用rie等离子刻蚀第一介质层，并以栅氧化层为截止层过刻蚀，保证栅极多晶硅的远离衬底的表面上的第一介质层刻蚀干净。
[0053]
为了保证减少栅极多晶硅两侧与金属离子反应，甚至不与金属离子反应，上述基底还包括位于上述栅极的远离上述衬底的表面上的介质部，本技术的上述步骤s101提供基底，还可以通过以下步骤实现：如图5所示，提供上述衬底101，上述衬底101可以是硅衬底；在上述衬底101的裸露表面上依次形成层叠的上述外延层102以及上述栅氧化层103，上述栅氧化层103可以通过热生长的方法形成，因此，栅氧化层103的材料可以是sio2；在上述栅氧化层103的裸露表面上依次形成层叠的栅极层105和第二介质层106，上述第二介质层106可以与上述第一介质层201的材料相同；如图5和图6所示，去除部分上述第二介质层106和部分上述栅极层105，使得上述栅氧化层103的远离上述衬底101的部分表面裸露，剩余的上述栅极层105形成栅极104，剩余的上述第二介质层106形成上述介质部107，上述栅极层105的材料可以是多晶硅。
[0054]
一种可选方案中，上述介质部的材料包括sin，上述介质部的厚度范围为上述介质部的材料可以与第一介质层的材料相同，相当于增加了栅极的远离衬底的表面上的介质层的厚度，从而在后续刻蚀侧墙的过程中，保证第一侧墙的高度可以在栅极的远离衬底的表面上的介质层以及栅极之间，从而在后续金属沉积过程中可以起到防止栅极两侧与金属反应的作用。
[0055]
上述步骤s103中，至少去除部分上述氧化层和部分上述第一介质层，剩余的上述氧化层和剩余的上述第一介质层形成侧墙结构，还可以通过以下方式实现：如图10和图11所示，采用各向同性刻蚀法去除部分上述氧化层202，剩余的上述氧化层202形成上述第一侧墙203，上述第一侧墙203覆盖上述栅极104侧壁上的上述第一介质层201的部分侧壁；如图11和图12所示，以上述第一侧墙203为掩模，采用各向同性刻蚀法去除部分上述第一介质层201和上述介质部107，使得上述栅极104以及部分上述栅氧化层103的远离上述衬底101的表面裸露，剩余的上述第一介质层201形成第二侧墙204，上述第一侧墙203和上述第二侧墙204构成上述侧墙结构20。由于介质部的存在，从而可以保证侧墙结构的远离衬底的表面的高度高于多晶硅的远离衬底的表面的高度。
[0056]
在一些实施例上，上述步骤s104具体可以通过以下步骤实现：如图13所示，在上述栅极104的裸露表面上形成金属层301，金属层301的材料可以是钛，钛的厚度可以为对上述金属层301进行退火，形成上述金属硅化物30，实际应用中，可以经过两次高温热退火，在钛与硅接触的区域形成钛的金属硅化物，外延层的漂移区上有较厚的栅氧化层，栅氧化层可以是外延层热氧化形成，为sio2材料，而金属钛不与sio2反应，因此仅在栅极的远离衬底的表面上形成金属硅化物。
[0057]
根据本技术的一种实施例，提供了一种半导体结构，上述半导体结构采用任一种上述的半导体结构的制作方法制作而成，如图13所示，上述半导体结构包括基底10、侧墙结构20以及金属硅化物30，其中，上述基底10至少包括依次层叠的衬底101、外延层102、栅氧化层103以及位于上述栅氧化层103的远离上述衬底101的部分表面上的栅极104，上述衬底101的材料可以是硅，上述栅氧化层103的材料可以是sio2，上述栅极104的材料可以是多晶硅；上述侧墙结构20至少位于上述栅极104的侧壁，且上述侧墙结构20的厚度大于上述栅极104的厚度。侧墙厚度大于栅极厚度可以保证后续形成的金属硅化物的均一性；上述金属硅化物30至少位于上述栅极104的远离上述衬底101的表面上。
[0058]
上述半导体结构，采用任一种上述的半导体结构的制作方法制作而成，上述半导体结构包括基底、侧墙结构以及金属硅化物，其中，上述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于上述栅氧化层的远离上述衬底的部分表面上的栅极；上述侧墙结构至少位于上述栅极的侧壁，且上述侧墙结构的厚度大于上述栅极的厚度；上述金属硅化物位于上述栅极的远离上述衬底的表面上。该半导体结构的外延层上有一定厚度的栅氧化层，另外侧墙结构的厚度高于栅极的厚度，一定厚度的栅氧化层以及厚度较厚的侧墙在形成金属硅化物时可以阻挡金属离子进入外延层中，从而防止漏电现象或短路现象的产生，进而解决了现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。
[0059]
为了提升形成的金属硅化物的均一性，本技术的另一种实施例中，如图12所示，上述侧墙结构20包括第一侧墙203和第二侧墙204，上述第一侧墙203的材料可以是sio2，上述第二侧墙204的材料可以是sin，上述第二侧墙204位于上述栅极104两侧的上述栅氧化层103的部分表面上以及上述栅极104的侧壁上，上述第一侧墙203位于上述第二侧墙204的侧壁以及上述第二侧墙204的远离上述衬底101的表面上。
[0060]
为了使得本领域技术人员能够更加清楚地了解本技术的技术方案，以下将结合具体的实施例对本技术的半导体结构的制作方法的实现过程进行详细说明。
[0061]
实施例
[0062]
首先，如图6所示，提供基底10，具体地，如图5所示，提供上述衬底101；在上述衬底101的裸露表面上依次形成层叠的上述外延层102以及上述栅氧化层103，上述栅氧化层103可以通过热生长的方法形成，材料为sio2；在上述栅氧化层103的裸露表面上依次形成层叠的栅极层105和第二介质层106，上述第二介质层106的材料包括sin，上述第二介质层106的厚度范围为如图5和图6所示，去除部分上述第二介质层106和部分上述栅极层105，使得上述栅氧化层103的远离上述衬底101的部分表面裸露，剩余的上述栅极层105形成栅极104，剩余的上述第二介质层106形成上述介质部107；
[0063]
之后，如图10所示，在上述基底10的裸露表面上依次形成层叠的第一介质层201和氧化层202，上述第一介质层201的材料包括sin，上述第一介质层201的厚度范围为
上述氧化层202的材料包括sio2，上述氧化层202的厚度范围为
[0064][0065]
之后，如图10和图11所示，采用各向同性刻蚀法去除部分上述氧化层202，剩余的上述氧化层202形成第一侧墙203，上述第一侧墙203覆盖上述栅极104侧壁上的上述第一介质层201的部分侧壁；如图11和图12所示，以上述第一侧墙203为掩模，采用rie等离子刻蚀去除部分上述第一介质层201和上述介质部107，使得上述栅极104以及部分上述栅氧化层103的远离上述衬底101的表面裸露，剩余的上述第一介质层201形成第二侧墙204，上述第一侧墙203和上述第二侧墙204构成上述侧墙结构20；
[0066]
最后，如图13所示，在上述栅极104的裸露表面上形成金属层301，上述金属层301的材料可以是钛；对上述金属层301进行两次高温热退火，形成上述金属硅化物30。
[0067]
从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
[0068]
1)、本技术的上述半导体结构的制作方法中，首先，提供基底，上述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于上述栅氧化层的远离上述衬底的部分表面上的栅极；之后，在上述基底的裸露表面上依次形成层叠的第一介质层和氧化层；之后，至少去除部分上述氧化层和部分上述第一介质层，剩余的上述氧化层和剩余的上述第一介质层形成侧墙结构，上述侧墙结构至少位于上述栅极的侧壁，且上述侧墙结构的厚度大于上述栅极的厚度；最后，在上述栅极的裸露表面上形成金属硅化物。该方法在基底的裸露表面沉积层叠的第一介质层和氧化层，第一介质层可以保证后续氧化层刻蚀干净的同时不会过刻蚀，保证外延层上的栅氧化层不被刻蚀，且经过刻蚀后剩余的第一介质层和剩余的氧化层形成的侧墙结构厚度较栅极厚，一定厚度的栅氧化层以及厚度较厚的侧墙阻挡后续形成金属硅化物时金属离子进入外延层中，从而防止漏电现象或短路现象的产生，进而解决了现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。
[0069]
2)、本技术的上述半导体结构采用任一种上述的半导体结构的制作方法制作而成，上述半导体结构包括基底、侧墙结构以及金属硅化物，其中，上述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于上述栅氧化层的远离上述衬底的部分表面上的栅极；上述侧墙结构至少位于上述栅极的侧壁，且上述侧墙结构的厚度大于上述栅极的厚度；上述金属硅化物位于上述栅极的远离上述衬底的表面上。该半导体结构的外延层上有一定厚度的栅氧化层，另外侧墙结构的厚度高于栅极的厚度，一定厚度的栅氧化层以及厚度较厚的侧墙在形成金属硅化物时可以阻挡金属离子进入外延层中，从而防止漏电现象或短路现象的产生，进而解决了现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。
[0070]
以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。

技术特征：
1.一种半导体结构的制作方法，其特征在于，包括：提供基底，所述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于所述栅氧化层的远离所述衬底的部分表面上的栅极；在所述基底的裸露表面上依次形成层叠的第一介质层和氧化层；至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，所述侧墙结构至少位于所述栅极的侧壁，且所述侧墙结构的厚度大于所述栅极的厚度；在所述栅极的裸露表面上形成金属硅化物。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，包括：去除部分所述氧化层，剩余的所述氧化层形成第一侧墙，所述第一侧墙覆盖所述栅极侧壁上的所述第一介质层的部分侧壁；以所述第一侧墙为掩模，去除部分所述第一介质层，使得所述栅极的远离所述衬底的表面以及所述栅氧化层的远离所述衬底的部分表面裸露，剩余的所述第一介质层形成第二侧墙，所述第一侧墙和所述第二侧墙构成侧墙结构。3.根据权利要求1所述的半导体结构的制作方法，其特征在于，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上依次形成层叠的所述外延层以及所述栅氧化层；在所述栅氧化层的裸露表面上形成栅极层；去除部分所述栅极层，使得所述栅氧化层的远离所述衬底的部分表面裸露，剩余的所述栅极层形成所述栅极。4.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述基底还包括位于所述栅极的远离所述衬底的表面上的介质部，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上依次形成层叠的所述外延层以及所述栅氧化层；在所述栅氧化层的裸露表面上依次形成层叠的栅极层和第二介质层；去除部分所述第二介质层和部分所述栅极层，使得所述栅氧化层的远离所述衬底的部分表面裸露，剩余的所述栅极层形成栅极，剩余的所述第二介质层形成所述介质部。5.根据权利要求4所述的半导体结构的制作方法，其特征在于，至少去除部分所述氧化层和部分所述第一介质层，剩余的所述氧化层和剩余的所述第一介质层形成侧墙结构，包括：去除部分所述氧化层，剩余的所述氧化层形成所述第一侧墙，所述第一侧墙覆盖所述栅极侧壁上的所述第一介质层的部分侧壁；以所述第一侧墙为掩模，去除部分所述第一介质层和所述介质部，使得所述栅极以及部分所述栅氧化层的远离所述衬底的表面裸露，剩余的所述第一介质层形成第二侧墙，所述第一侧墙和所述第二侧墙构成所述侧墙结构。6.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述栅极的裸露表面上形成金属硅化物，包括：
在所述栅极的裸露表面上形成金属层；对所述金属层进行退火，形成所述金属硅化物。7.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述介质部的材料包括sin，所述介质部的厚度范围为8.根据权利要求1至7中任一项所述的半导体结构的制作方法，其特征在于，所述第一介质层的材料包括sin，所述第一介质层的厚度范围为9.根据权利要求1至7中任一项所述的半导体结构的制作方法，其特征在于，所述氧化层的材料包括sio2，所述氧化层的厚度范围为10.一种半导体结构，其特征在于，所述半导体结构包括：基底，所述基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于所述栅氧化层的远离所述衬底的部分表面上的栅极；侧墙结构，至少位于所述栅极的侧壁，且所述侧墙结构的厚度大于所述栅极的厚度；金属硅化物，至少位于所述栅极的远离所述衬底的表面上。11.根据权利要求10所述的半导体结构，其特征在于，所述侧墙结构包括第一侧墙和第二侧墙，所述第二侧墙位于所述栅极两侧的所述栅氧化层的部分表面上以及所述栅极的侧壁上，所述第一侧墙位于所述第二侧墙的侧壁以及所述第二侧墙的远离所述衬底的表面上。

技术总结
本申请提供了一种半导体结构的制作方法和半导体结构。该方法包括：首先，提供基底，基底至少包括依次层叠的衬底、外延层、栅氧化层以及位于栅氧化层的远离衬底的部分表面上的栅极；之后，在基底的裸露表面上依次形成层叠的第一介质层和氧化层；之后，至少去除部分氧化层和部分第一介质层，剩余的氧化层和剩余的第一介质层形成侧墙结构，侧墙结构至少位于栅极的侧壁，且侧墙结构的厚度大于栅极的厚度；最后，在栅极的裸露表面上形成金属硅化物。该方法中的第一介质层可以保证后续氧化层刻蚀干净的同时不会过刻蚀，从而保证防止后续金属离子进入外延层中，进而解决了现有技术中金属穿透栅氧化层而导致器件产生漏电现象或短路现象的问题。现象的问题。现象的问题。


技术研发人员：冯新
受保护的技术使用者：苏州华太电子技术股份有限公司
技术研发日：2023.06.30
技术公布日：2023/9/14