一种锁相环电路及电子设备的制作方法

1.本技术涉及电子技术领域，尤其涉及一种锁相环电路及电子设备。


背景技术：

2.随着有线传输数据速率日益提升，发送端(transmitter，tx)输出的信号的抖动(jitter)需要满足越来越紧的指标要求。这就要求为tx提供时钟的锁相环(phase locked loop，pll)电路能够输出更宽的频率范围，以及更高性能时钟。但是，对于现有的锁相环电路，受到工艺电压温度(process voltage temperature，pvt)以及不同频点的影响变化范围很大，导致有些工艺角下，锁相环电路的带宽过小，振荡器的噪声无法得到有效抑制。


技术实现要素：

3.本技术提供一种锁相环电路及电子设备，实现在pvt下的pll电路的带宽恒定，抑制振荡器的噪声。
4.第一方面，本技术提供了一种锁相环电路，所述锁相环电路包括相位频率检测器pfd、电荷泵cp、分频器、振荡器、第一晶体管q1、第一电阻r1、第二电阻r2、第一电容c1、第二电容c2和电压控制单元，其中：
5.所述相位频率检测器pfd的输出端与所述电荷泵cp的输入端连接，所述电荷泵cp的输出端与所述第一电容c1的一端、所述第一晶体管q1的第一极、所述第一电阻r1的一端连接，所述第一晶体管q1的第二极与所述第二电阻r2的一端连接，所述第一晶体管q1的第三极与所述振荡器的输入端连接，所述第一电阻r1的另一端分别与所述电压控制单元的输入端和所述第二电容c2的一端连接，所述电压控制单元的输出端与所述振荡器的输入端连接，所述振荡器的输出端与所述分频器的输入端连接，所述分频器的输出端与所述相位频率检测器pfd的输入端连接，所述第一电容c1的另一端、所述第二电阻r2的另一端和所述第二电容c2的另一端相连或接地；
6.其中，所述相位频率检测器pfd，用于检测输入时钟和经过分频处理后的所述振荡器输出的时钟之间的相位误差；所述电荷泵，用于将所述相位误差转化成电流信号，所述电流信号经过处理后分别产生第一控制电压v
fast
和第二控制电压v
slow
，通过所述第一控制电压v
fast
和所述第二控制电压v
slow
控制流入所述振荡器的电流，调谐所述振荡器的频率。
7.由于锁相环电路中的比例系数为r1/r2，该比例系数与工艺无关，从而实现了在pvt下的pll电路的带宽恒定，抑制了ro噪声。另外，锁相环电路可以在较低的电源电压下工作，在控制电流的通路上没有了电流镜，减少了输入到振荡器的电流噪声，提高了锁相环电路的工作效率。
8.在一种可能的设计中，所述电压控制单元包括第二晶体管q2和第三电容c3，所述电压控制单元用于通过所述第三电容c3的充放电，控制所述第二晶体管q2流入所述振荡器的电流。
9.在一种可能的设计中，所述电压控制单元还包括放大器和第三晶体管q3，其中：
10.所述放大器的输入端与所述第一电阻r1的另一端连接，所述放大器的输出端与所述第二晶体管q2的第一极、所述第三晶体管q3的第一极和所述第三电容c3的一端连接，所述第二晶体管q2的第二极、所述第三晶体管q3的第二极与所述第三电容c3的另一端连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接，所述第三晶体管q3的第三极与所述电荷泵cp的输入端连接。
11.在另一种可能的设计中，所述电压控制单元还包括第三电阻r3、第三晶体管q3、第四晶体管q4和第五晶体管q5，其中：
12.所述第三电阻r3的一端与所述第一电阻r1的另一端连接，所述第三电阻r3的另一端与所述第三电容c3的一端和所述第三晶体管q3的第一极连接，所述第三晶体管q3的第三极分别与所述第二晶体管q2的第一极、所述第四晶体管q4的第一极、所述第四晶体管q4的第三极和所述第五晶体管q5的第一极连接，所述第二晶体管q2的第二极、所述第四晶体管q4的第二极和所述第五晶体管q5的第二极连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接，所述第五晶体管q5的第三极与所述电荷泵cp的输入端连接，所述第三电容c3的另一端和所述第三晶体管q3的第二极接地。
13.在另一种可能的设计中，所述电压控制单元还包括第三电阻r3，其中：
14.所述第三电阻r3的一端与所述第一电阻r1的另一端连接，所述第三电阻r3的另一端与所述第三电容c3的一端和所述第二晶体管q2的第一极连接，所述第二晶体管q2的第二极和所述第三电容c3的另一端与所述第二电容c2的另一端连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接。
15.在另一种可能的设计中，所述第三电容c3的容量大于预设阈值。
16.在另一种可能的设计中，所述锁相环电路的带宽为：
17.ωn＝i
cp
*r1/r2*k
cco
/n；
18.其中，所述ωn为所述锁相环电路的带宽，所述i
cp
为所述电荷泵cp的输出电流，所述r1为所述第一电阻r1的阻值，所述r2为所述第二电阻r2的阻值，所述k
cco
为所述振荡器的输入电流对输出频率的调节系数，所述n为所述分频器的分频值。
19.在另一种可能的设计中，所述第一晶体管q1的跨导级为1/r2。
20.在另一种可能的设计中，所述振荡器为环形振荡器。
21.第二方面，本技术提供了一种电子设备，所述电子设备包括第一方面中任一项所述的锁相环电路。
附图说明
22.为了更清楚地说明本技术实施例或背景技术中的技术方案，下面将对本技术实施例或背景技术中所需要使用的附图进行说明。
23.图1是一种iii类pll电路的结构图；
24.图2是本技术实施例提供的第一种锁相环电路的结构图；
25.图3是本技术实施例提供的第二种锁相环电路的结构图；
26.图4是本技术实施例提供的第三种锁相环电路的结构图；
27.图5是本技术实施例提供的第四种锁相环电路的结构图；
28.图6是本技术实施例提供的一种电子设备的示意图。
具体实施方式
29.下面结合本技术实施例中的附图对本技术实施例进行描述。
30.基于环形振荡器(ring oscillator，ro)的高性能pll，需要考虑以下几个方面：(a)考虑到ro本身的相位噪声较差，需要用一个较高的带宽去抑制ro的噪声。(b)需要pll的带内噪声，比如电荷泵(charge pump，cp)和环路滤波器(loop pass filter，lpf)贡献的噪声尽量小。(c)为了满足多个协议的频率需求，需要一个输出时钟频率范围较大的ro。基于以上的三点考虑，通常会采用iii类pll的架构去优化实现低带内噪声的高性能pll。
31.如图1所示，图1是一种iii类pll电路的结构图。该pll电路包括相位频率检测器(phase frequency detector，pfd)、电荷泵、环路滤波器(虚线部分)、第一晶体管q1、第二晶体管q2和环形振荡器(ring oscillator，ro)和分频器等。其中，分频器用于对ro输出的时钟进行分频处理。相位频率检测器，用于检测输入时钟refclk和ro输出的时钟(分频处理后的)之间的相位误差，并将相位误差输出到电荷泵。电荷泵，用于将相位误差转化成电流信号，并输出到环路滤波器。环路滤波器，用于将电流信号转化为两个控制信号，两个控制信号分别包括快通路的第一控制电压v
fast
和慢通路的第二控制电压v
slow
，其中，第一控制电压v
fast
用于控制第一晶体管q1流入ro的电流，第二控制电压v
slow
用于控制第二晶体管q2流入ro的电流，从而去调谐ro的频率。
32.其中，该pll电路的带宽的表达式为：
33.ωn＝i
cp
*r1*k
vco,fast
/n；
34.k
vco,fast
＝g
mv2i,fast
*k
cco
；
35.其中，k
vco,fast
为电路中v
fast
对ro的输出频率的压控调节系数，k
vco,fast
为g
mv2i,fast
与k
cco
的乘积，g
mv2i,fast
为快通路的第一晶体管q1的跨导级，k
cco
为ro的输入电流对输出频率的流控调节系数，单位是hz/a。ωn为锁相环电路的带宽，i
cp
为电荷泵cp的输出电流，r1为电阻r1的阻值，n为分频器的分频值。
36.通过将ωn的表达式的数值做大，可以实现一个高带宽的pll，从而实现对ro噪声的抑制。此外，考虑为了抑制cp和lpf的噪声，需要将表达式中的i
cp
和r1做大，g
mv2i,fast
做小，这样可以同时实现高带宽和低带内噪声的需求。然而，过小的g
mv2i,fast
会导致ro的调谐范围过小，导致pll输出频率范围受限。考虑需要输出时钟频率范围较大的ro，需要再利用慢通路的第二控制电压v
slow
去控制一个较大的g
mv2i,slow
(慢通路的第二晶体管q2的跨导级)，对ro进行慢调谐。
37.其中，第一晶体管q1和第二晶体管q2可以为mos管，g
mv2i,fast
可以表示第一晶体管q1的栅源电压对漏极电流的控制作用。g
mv2i,slow
可以表示第二晶体管q2的栅源电压对漏极电流的控制作用。
38.该pll电路存在如下缺点：环路带宽不稳定，表达式中的各项数值受到工艺电压温度以及不同频点的影响变化范围很大，导致有些工艺角下，pll的带宽过小，ro的噪声会无法有效抑制。通常可以通过自偏置技术来实现i
cp
*k
cco
/n在pvt下的恒定，但是，r1*g
mv2i,fast
在不同工艺角下是不恒定的。
39.为了解决上述技术问题，本技术实施例提供例如下解决方案。
40.如图2所示，图2是本技术实施例提供的第一种锁相环电路的结构图。锁相环电路包括相位频率检测器pfd、电荷泵cp、分频器、振荡器、第一晶体管q1、第一电阻r1、第二电阻
r2、第一电容c1、第二电容c2和电压控制单元，其中：
41.所述相位频率检测器pfd的输出端与所述电荷泵cp的输入端连接，所述电荷泵cp的输出端与所述第一电容c1的一端、所述第一晶体管q1的第一极、所述第一电阻r1的一端连接，所述第一晶体管q1的第二极与所述第二电阻r2的一端连接，所述第一晶体管q1的第三极与所述振荡器的输入端连接，所述第一电阻r1的另一端分别与所述电压控制单元的输入端和所述第二电容c2的一端连接，所述电压控制单元的输出端与所述振荡器的输入端连接，所述振荡器的输出端与所述分频器的输入端连接，所述分频器的输出端与所述相位频率检测器pfd的输入端连接，所述第一电容c1的另一端、所述第二电阻r2的另一端和所述第二电容c2的另一端相连或接地，所述电压控制单元用于通过控制电压调节流入所述振荡器的电流。
42.进一步的，所述电压控制单元包括第二晶体管q2和第三电容c3，所述电压控制单元用于通过所述第三电容c3的充放电，控制所述第二晶体管q2流入所述振荡器的电流。其中，第二晶体管q2可以为mos管。所述第三电容c3的容量可以大于预设阈值，通过一个较大容量的电容的充放电，来实现一个慢通路的控制电压。
43.其中，所述振荡器为环形振荡器ro。第一晶体管q1可以为mos管，第一晶体管q1的第一极可以为mos管的栅极，第一晶体管q1的第二极为mos管的源极，第一晶体管q1的第三极为mos管的漏极。
44.具体的，相位频率检测器pfd，用于检测输入时钟refclk和ro输出的时钟之间的相位误差，并将相位误差输出到电荷泵。电荷泵，用于将相位误差转化成电流信号。电流信号经过处理后分别产生一个快通路的第一控制电压v
fast
和一个慢通路的第二控制电压v
slow
。通过第一控制电压v
fast
控制第一晶体管q1的漏极电流。第二控制电压v
slow
控制第二晶体管q2的漏极电流，以此通过第一晶体管q1的漏极电流和第二晶体管q2的漏极电流去调谐振荡器的频率。
45.需要说明的是，图2中的第一晶体管q1的源极连接电阻r1，图2中的第二晶体管q1的漏极直接连接到振荡器的电流输入口，作为一个快通路，这样，图1中快通路中第一晶体管q1的跨导级g
mv2i,fast
转化为图2中快通路中第一晶体管q1的跨导级1/r2。并且，从积分路的v
int
电压点，通过电压控制单元中的第三电容c3充放电，以此来得到一个慢通路的控制电压。
46.所述锁相环电路的带宽的表达式为：
47.ωn＝i
cp
*r1/r2*k
cco
/n；
48.其中，所述ωn为所述锁相环电路的带宽，所述i
cp
为所述电荷泵cp的输出电流，所述r1为所述第一电阻r1的阻值，所述r2为所述第二电阻r2的阻值，所述k
cco
为所述振荡器的输入电流(第一晶体管q1的漏极电流和第二晶体管q2的漏极电流)对输出频率的调节系数，所述n为所述分频器的分频值。
49.可以看出，由于锁相环电路中的比例系数从r1*g
mv2i,fast
替换成了r1/r2，该比例系数与工艺无关，从而实现了在pvt下的pll电路的带宽恒定，抑制了ro噪声。另外，锁相环电路可以在较低的电源电压下工作，在控制电流的通路上没有了电流镜，减少了输入到振荡器的电流噪声，提高了锁相环电路的工作效率。
50.进一步的，本技术实施例具体提供了如下几种锁相环电路。
51.如图3所示，图3是本技术实施例提供的第二种锁相环电路的结构图。相位频率检测器pfd、电荷泵cp、分频器、振荡器、第一晶体管q1、第一电阻r1、第二电阻r2、第一电容c1、第二电容c2和电压控制单元。进一步的，所述电压控制单元包括第二晶体管q2、第三电容c3、放大器和第三晶体管q3。其中：
52.所述相位频率检测器pfd的输出端与所述电荷泵cp的输入端连接，所述电荷泵cp的输出端与所述第一电容c1的一端、所述第一晶体管q1的第一极、所述第一电阻r1的一端连接，所述第一晶体管q1的第二极与所述第二电阻r2的一端连接，所述第一晶体管q1的第三极与所述振荡器的输入端连接，所述第一电阻r1的另一端分别与所述电压控制单元的输入端和所述第二电容c2的一端连接，所述电压控制单元的输出端与所述振荡器的输入端连接，所述振荡器的输出端与所述分频器的输入端连接，所述分频器的输出端与所述相位频率检测器pfd的输入端连接，所述第一电容c1的另一端、所述第二电阻r2的另一端和所述第二电容c2的另一端接地。
53.所述放大器的输入端与所述第一电阻r1的另一端连接，所述放大器的输出端与所述第二晶体管q2的第一极、所述第三晶体管q3的第一极和所述第三电容c3的一端连接，所述第二晶体管q2的第二极、所述第三晶体管q3的第二极与所述第三电容c3的另一端连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接，所述第三晶体管q3的第三极与所述电荷泵cp的输入端连接。
54.其中，放大器可以为误差放大器，从积分路的v
int
电压点经过误差放大器后对第三电容c3充放电，以此来得到一个慢通路的控制电压。第二晶体管q2和第三晶体管q3可以为mos管，第二晶体管q2的第一极可以为栅极，第二晶体管q2的第二极可以为源极，第二晶体管q2的第三极可以为漏极。第三晶体管q3的第一极可以为栅极，第三晶体管q3的第二极可以为源极，第三晶体管q3的第三极可以为漏极。
55.如图4所示，图4是本技术实施例提供的第三种锁相环电路的结构图。相位频率检测器pfd、电荷泵cp、分频器、振荡器、第一晶体管q1、第一电阻r1、第二电阻r2、第一电容c1、第二电容c2和电压控制单元。进一步的，所述电压控制单元还包括第二晶体管q2、第三电容c3、第三电阻r3、第三晶体管q3、第四晶体管q4和第五晶体管q5。其中：
56.所述相位频率检测器pfd的输出端与所述电荷泵cp的输入端连接，所述电荷泵cp的输出端与所述第一电容c1的一端、所述第一晶体管q1的第一极、所述第一电阻r1的一端连接，所述第一晶体管q1的第二极与所述第二电阻r2的一端连接，所述第一晶体管q1的第三极与所述振荡器的输入端连接，所述第一电阻r1的另一端分别与所述电压控制单元的输入端和所述第二电容c2的一端连接，所述电压控制单元的输出端与所述振荡器的输入端连接，所述振荡器的输出端与所述分频器的输入端连接，所述分频器的输出端与所述相位频率检测器pfd的输入端连接，所述第一电容c1的另一端、所述第二电阻r2的另一端和所述第二电容c2的另一端接地。
57.所述第三电阻r3的一端与所述第一电阻r1的另一端连接，所述第三电阻r3的另一端与所述第三电容c3的一端和所述第三晶体管q3的第一极连接，所述第三晶体管q3的第三极分别与所述第二晶体管q2的第一极、所述第四晶体管q4的第一极、所述第四晶体管q4的第三极和所述第五晶体管q5的第一极连接，所述第二晶体管q2的第二极、所述第四晶体管q4的第二极和所述第五晶体管q5的第二极连接，所述第二晶体管q2的第三极与所述振荡器
的输入端连接，所述第五晶体管q5的第三极(ib)与所述电荷泵cp的输入端(ib)连接，所述第三电容c3的另一端和所述第三晶体管q3的第二极接地。
58.其中，第二晶体管q2、第三晶体管q3、第四晶体管q4和第五晶体管q5可以均为mos管。第二晶体管q2的第一极、第三晶体管q3的第一极、第四晶体管q4的第一极和第五晶体管q5的第一极可以均为mos管的栅极。第二晶体管q2的第二极、第三晶体管q3的第二极、第四晶体管q4的第二极和第五晶体管q5的第二极可以均为mos管的源极。第二晶体管q2的第三极、第三晶体管q3的第三极、第四晶体管q4的第三极和第五晶体管q5的第三极可以均为mos管的漏极。
59.如图5所示，图5是本技术实施例提供的第四种锁相环电路的结构图。相位频率检测器pfd、电荷泵cp、分频器、振荡器、第一晶体管q1、第一电阻r1、第二电阻r2、第一电容c1、第二电容c2和电压控制单元。进一步的，所述电压控制单元还包括第二晶体管q2、第三电容c3和第三电阻r3。其中：
60.所述相位频率检测器pfd的输出端与所述电荷泵cp的输入端连接，所述电荷泵cp的输出端与所述第一电容c1的一端、所述第一晶体管q1的第一极、所述第一电阻r1的一端连接，所述第一晶体管q1的第二极与所述第二电阻r2的一端连接，所述第一晶体管q1的第三极与所述振荡器的输入端连接，所述第一电阻r1的另一端分别与所述电压控制单元的输入端和所述第二电容c2的一端连接，所述电压控制单元的输出端与所述振荡器的输入端连接，所述振荡器的输出端与所述分频器的输入端连接，所述分频器的输出端与所述相位频率检测器pfd的输入端连接，所述第一电容c1的另一端、所述第二电阻r2的另一端和所述第二电容c2的另一端相连。
61.所述第三电阻r3的一端与所述第一电阻r1的另一端连接，所述第三电阻r3的另一端与所述第三电容c3的一端和所述第二晶体管q2的第一极连接，所述第二晶体管q2的第二极和所述第三电容c3的另一端与所述第二电容c2的另一端连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接。
62.需要说明的是，以上所描述的锁相环电路仅仅是示意性的，只要满足通过第二电阻r2实现快通路中的跨导级的锁相环电路，均在本技术保护的范围内。
63.如图6所示，图6是本技术提供的一种电子设备的示意图。电子设备包括锁相环电路，该锁相环电路可以包括图2-图5任一项所述的锁相环电路。电子设备可以是移动电话、笔记本电脑、电脑机箱、电动汽车、智能音箱、智能手表或可穿戴设备等用电设备。
64.以上所述的具体实施方式，对本技术的目的、技术方案和有益效果进行了进一步详细说明。凡在本技术的原则之内所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。

技术特征：
1.一种锁相环电路，其特征在于，所述锁相环电路包括相位频率检测器pfd、电荷泵cp、分频器、振荡器、第一晶体管q1、第一电阻r1、第二电阻r2、第一电容c1、第二电容c2和电压控制单元，其中：所述相位频率检测器pfd的输出端与所述电荷泵cp的输入端连接，所述电荷泵cp的输出端与所述第一电容c1的一端、所述第一晶体管q1的第一极、所述第一电阻r1的一端连接，所述第一晶体管q1的第二极与所述第二电阻r2的一端连接，所述第一晶体管q1的第三极与所述振荡器的输入端连接，所述第一电阻r1的另一端分别与所述电压控制单元的输入端和所述第二电容c2的一端连接，所述电压控制单元的输出端与所述振荡器的输入端连接，所述振荡器的输出端与所述分频器的输入端连接，所述分频器的输出端与所述相位频率检测器pfd的输入端连接，所述第一电容c1的另一端、所述第二电阻r2的另一端和所述第二电容c2的另一端相连或接地；其中，所述相位频率检测器pfd，用于检测输入时钟和经过分频处理后的所述振荡器输出的时钟之间的相位误差；所述电荷泵，用于将所述相位误差转化成电流信号；所述电流信号经过处理后分别产生第一控制电压v
fast
和第二控制电压v
slow
，通过所述第一控制电压v
fast
和所述第二控制电压v
slow
控制流入所述振荡器的电流，调谐所述振荡器的频率。2.如权利要求1所述的电路，其特征在于，所述电压控制单元包括第二晶体管q2和第三电容c3，所述电压控制单元用于通过所述第三电容c3的充放电，控制所述第二晶体管q2流入所述振荡器的电流。3.如权利要求2所述的电路，其特征在于，所述电压控制单元还包括放大器和第三晶体管q3，其中：所述放大器的输入端与所述第一电阻r1的另一端连接，所述放大器的输出端与所述第二晶体管q2的第一极、所述第三晶体管q3的第一极和所述第三电容c3的一端连接，所述第二晶体管q2的第二极、所述第三晶体管q3的第二极与所述第三电容c3的另一端连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接，所述第三晶体管q3的第三极与所述电荷泵cp的输入端连接。4.如权利要求2所述的电路，其特征在于，所述电压控制单元还包括第三电阻r3、第三晶体管q3、第四晶体管q4和第五晶体管q5，其中：所述第三电阻r3的一端与所述第一电阻r1的另一端连接，所述第三电阻r3的另一端与所述第三电容c3的一端和所述第三晶体管q3的第一极连接，所述第三晶体管q3的第三极分别与所述第二晶体管q2的第一极、所述第四晶体管q4的第一极、所述第四晶体管q4的第三极和所述第五晶体管q5的第一极连接，所述第二晶体管q2的第二极、所述第四晶体管q4的第二极和所述第五晶体管q5的第二极连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接，所述第五晶体管q5的第三极与所述电荷泵cp的输入端连接，所述第三电容c3的另一端和所述第三晶体管q3的第二极接地。5.如权利要求2所述的电路，其特征在于，所述电压控制单元还包括第三电阻r3，其中：所述第三电阻r3的一端与所述第一电阻r1的另一端连接，所述第三电阻r3的另一端与所述第三电容c3的一端和所述第二晶体管q2的第一极连接，所述第二晶体管q2的第二极和所述第三电容c3的另一端与所述第二电容c2的另一端连接，所述第二晶体管q2的第三极与所述振荡器的输入端连接。
6.如权利要求2所述的电路，其特征在于，所述第三电容c3的容量大于预设阈值。7.如权利要求1-6任一项所述的电路，其特征在于，所述锁相环电路的带宽为：ω
n
＝i
cp
*r1/r2*k
cco
/n；其中，所述ω
n
为所述锁相环电路的带宽，所述i
cp
为所述电荷泵cp的输出电流，所述r1为所述第一电阻r1的阻值，所述r2为所述第二电阻r2的阻值，所述k
cco
为所述振荡器的输入电流对输出频率的调节系数，所述n为所述分频器的分频值。8.如权利要求1-6任一项所述的电路，其特征在于，所述第一晶体管q1的跨导级为1/r2。9.如权利要求1-6任一项所述的电路，其特征在于，所述振荡器为环形振荡器。10.一种电子设备，其特征在于，所述电子设备包括如权利要求1-9任一项所述的锁相环电路。

技术总结
本申请公开了一种锁相环电路及电子设备。锁相环电路包括：相位频率检测器PFD的输出端与电荷泵CP的输入端连接，电荷泵CP的输出端与第一电容C1的一端、第一晶体管Q1的第一极、第一电阻R1的一端连接，第一晶体管Q1的第二极与第二电阻R2的一端连接，第一晶体管Q1的第三极与振荡器的输入端连接，第一电阻R1的另一端分别与电压控制单元的输入端和第二电容C2的一端连接，电压控制单元的输出端与振荡器的输入端，振荡器的输出端与分频器的输入端连接，分频器的输出端与相位频率检测器PFD的输入端连接。采用本申请，实现在PVT下的PLL电路的带宽恒定，抑制振荡器的噪声。抑制振荡器的噪声。抑制振荡器的噪声。


技术研发人员：相俊辉
受保护的技术使用者：芯耀辉科技有限公司
技术研发日：2023.07.14
技术公布日：2023/9/14