一种高导热芯片老化测试底座的制作方法

1.本实用新型属于芯片测试技术领域，尤其涉及一种高导热芯片老化测试底座。


背景技术：

2.芯片老化试验的最终目的是预测产品的使用寿命，评估或预测制造商生产的产品的耐久性；随着半导体技术的快速发展和芯片复杂性的逐年增加，芯片测试贯穿了整个设计开发和生产过程，越来越具有挑战性.老化测试是一项重要的测试，用于在交付给客户之前消除早期故障产品.为避免重复焊接，在老化试验中，不同包装类型的芯片通过老化试验座固定在老化板上，确保销售给用户的产品可靠或问题较少。
3.原芯片老化铜座与芯片接触区域采用铜座与芯片直接接触，采用铜座与芯片直接接触存在散热不足的缺陷，无法达到老化测试需求。金刚石作为高热导材料与铜座结合理论上可以提高老化测试座的导热效果，但由于金刚石无法和铜座直接连接，需要通过焊接的方式结合，由于金刚石与铜的热膨胀系数差异较大，需使用较厚焊料，导致界面热阻偏大，也无法实现高导热的效果。


技术实现要素：

4.本实用新型提供了一种高导热芯片老化测试底座，可以有效解决上述问题。
5.本实用新型是这样实现的：
6.一种高导热芯片老化测试底座，包括铜座和金刚石层，所述金刚石层设于铜座的芯片老化测试区，所述铜座和金刚石层之间设有相对的连通孔，所述连通孔中设有填充层。
7.作为进一步改进的，所述金刚石层和铜座间设有焊接层连接，所述铜座和金刚石层的至少相对面镀设有金层，所述连通孔贯穿焊接层和金层。
8.作为进一步改进的，所述铜座和金刚石层间设有纳米银膏层，所述连通孔贯穿纳米银膏层。
9.作为进一步改进的，所述连通孔贯穿铜座或金刚石层。
10.作为进一步改进的，所述连通孔间隔设有若干个。
11.作为进一步改进的，所述连通孔等间距分布。
12.作为进一步改进的，所述连通孔中部的设置密度大于外围的设置密度。
13.作为进一步改进的，所述填充层为铜层、银层或金层。
14.作为进一步改进的，不同所述连通孔的填充层不同。
15.作为进一步改进的，所述铜座和金刚石层中的填充层不同。
16.本实用新型的有益效果是：该老化测试底座在芯片老化测试区域上方采用共晶焊接方式焊接金刚石层，并在金刚石层与对应的铜座区域打连通孔，通过在连通孔中用铜、银、金等高导热性材料填充，从而消除金刚石层与铜座使用较厚焊料导致界面热阻偏大的问题，增加传热速率；在金刚石层与铜座表面的接触用薄纳米银膏填充，消除界面空气层，降低热阻。本产品结构设计简单，老化测试精度和准确度高，有利于提升产品的可靠性。
附图说明
17.为了更清楚地说明本实用新型实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
18.图1是本实用新型一种高导热芯片老化测试底座的结构示意图；
19.图2是本实用新型一种高导热芯片老化测试底座的另一结构示意图；
20.图3是本实用新型一种高导热芯片老化测试底座的另一结构示意图；
21.图4是本实用新型一种高导热芯片老化测试底座的剖视图；
22.图5是本实用新型一种高导热芯片老化测试底座的另一剖视图；
23.图6是本实用新型一种高导热芯片老化测试底座的再一剖视图；
24.图7是本实用新型一种高导热芯片老化测试底座的又一剖视图。
25.附图标记：
26.1-铜座；2-金刚石层；3-连通孔；4-填充层；5-焊接层；6-金层；7-纳米银膏层。
具体实施方式
27.为使本实用新型实施方式的目的、技术方案和优点更加清楚，下面将结合本实用新型实施方式中的附图，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本实用新型一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。因此，以下对在附图中提供的本实用新型的实施方式的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施方式。
28.在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
29.在本实用新型的描述中，术语“之间”、“相对”、“中”、“间”、“外围”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
30.参照图1-7所示，一种高导热芯片老化测试底座，包括铜座1和金刚石层2，所述金刚石层2设于铜座1的芯片老化测试区，所述铜座1和金刚石层2之间设有相对的连通孔3，所述连通孔3中设有填充层4。
31.铜座1和金刚石层2的结合方式可以通过生长或者焊接、粘结等方式。通过设置连通孔3，并在连通孔3中设置填充物形成填充层4，一方面对铜座1和金刚石层2的结合起到固定作用，另一方面起到导热作用。
32.对于连通孔3，可以贯穿或者不贯穿铜座1和金刚石层2；由于铜座1的导热性差，可以铜座1内的连通孔3深度大于金刚石层2的，填充层4可以是液体或粘稠物凝固形成，或粉
末加热后凝固形成，或固体插接形成。还可以根据芯片的特点，对于散热部件较多、热量大的部位设置热传导效率高的填充层4。
33.进一步地，所述金刚石层2和铜座1间设有焊接层5连接，所述铜座1和金刚石层2的至少相对面镀设有金层6，所述连通孔3贯穿焊接层5和金层6。由于焊接层5的厚度较厚，一般达到20-30微米，不利于金刚石层2和铜座1之间快速热传导，设置连通孔3和填充层4，可以加快热传导效率，并起到进一步的固定作用。
34.铜座1和金刚石层2相对面镀金层6，是为了铜座1和金刚石层2能够实现焊接连接；在芯片底部需要导电连接的情况下，金刚石层2的六面均需要镀金层6，铜座1各面也可以镀金层6以实现更好的导电。对于采用了贯穿金刚石层2的连通孔3的情况，由于填充层4也为导电物质，则金刚石层2的其他各面也可以不镀金层6也能够完成导电的效果。
35.进一步地，所述铜座1和金刚石层2间设有纳米银膏层7，所述连通孔3贯穿纳米银膏层7。纳米银膏层7可以进一步排除铜座1和金刚石层2间空气，减少热阻，连通孔3和填充层4的设置，可以加快热传导效率，并起到固定作用。
36.进一步地，所述连通孔3贯穿铜座1或金刚石层2。贯穿设置更方便加工。
37.进一步地，所述连通孔3间隔设有若干个。可以根据导热情况设置数量。
38.进一步地，所述连通孔3等间距分布。
39.进一步地，所述连通孔3中部的设置密度大于外围的设置密度。由于中间的热量较大，也不利于扩散，所以需要设置较大密度的连通孔3。
40.进一步地，所述填充层4为铜层、银层或金层。
41.进一步地，不同所述连通孔3的填充层4不同。根据金层、铜层、银层的导热速率增大的特点，对于热量大的中部可以设置导热速率大的填充层4。
42.进一步地，所述铜座1和金刚石层2中的填充层4不同。根据金层、铜层、银层的导热速率增大的特点，对于导热差的层结构可以设置导热速率大的填充层4。
43.以上所述仅为本实用新型的优选实施方式而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

技术特征：
1.一种高导热芯片老化测试底座，其特征在于，包括铜座和金刚石层，所述金刚石层设于铜座的芯片老化测试区，所述铜座和金刚石层之间设有相对的连通孔，所述连通孔中设有填充层。2.根据权利要求1所述的一种高导热芯片老化测试底座，其特征在于，所述金刚石层和铜座间设有焊接层连接，所述铜座和金刚石层的至少相对面镀设有金层，所述连通孔贯穿焊接层和金层。3.根据权利要求1所述的一种高导热芯片老化测试底座，其特征在于，所述铜座和金刚石层间设有纳米银膏层，所述连通孔贯穿纳米银膏层。4.根据权利要求1、2或3所述的一种高导热芯片老化测试底座，其特征在于，所述连通孔贯穿铜座或金刚石层。5.根据权利要求4所述的一种高导热芯片老化测试底座，其特征在于，所述连通孔间隔设有若干个。6.根据权利要求5所述的一种高导热芯片老化测试底座，其特征在于，所述连通孔等间距分布。7.根据权利要求5所述的一种高导热芯片老化测试底座，其特征在于，所述连通孔中部的设置密度大于外围的设置密度。8.根据权利要求1所述的一种高导热芯片老化测试底座，其特征在于，所述填充层为铜层、银层或金层。9.根据权利要求8所述的一种高导热芯片老化测试底座，其特征在于，不同所述连通孔的填充层不同。10.根据权利要求1所述的一种高导热芯片老化测试底座，其特征在于，所述铜座和金刚石层中的填充层不同。

技术总结
本实用新型提供了一种高导热芯片老化测试底座，包括铜座和金刚石层，金刚石层设于铜座的芯片老化测试区，铜座、焊接层和金刚石层之间设有相对的连通孔，连通孔中设有填充层。该老化测试底座在芯片老化测试区域上方采用共晶焊接方式焊接金刚石层，并在金刚石层与对应的铜座区域打连通孔，通过在连通孔中用铜、银、金等高导热性材料填充，从而消除金刚石层与铜座使用较厚焊料导致界面热阻偏大的问题，增加传热速率；在金刚石层与铜座表面的接触用薄纳米银膏填充，消除界面空气层，降低热阻。本产品结构设计简单，老化测试精度和准确度高，有利于提升产品的可靠性。有利于提升产品的可靠性。有利于提升产品的可靠性。


技术研发人员：胡荣昕
受保护的技术使用者：化合积电（厦门）半导体科技有限公司
技术研发日：2023.04.10
技术公布日：2023/9/20