半导体封装和半导体结构的制作方法

1.本实用新型的实施例总体上是关于电容器，并且更特定而言是关于半导体封装中的深沟槽电容器(deep trench capacitor，dtc)区域。


背景技术：

2.近年来，由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的整合密度持续提高，半导体行业经历了快速增长。在大多数情况下，整合密度的提高源于最小特征尺寸的迭代减小，因此允许更多的部件整合到给定的区域中。


技术实现要素：

3.根据本实用新型的一些实施例，一种半导体结构包括基板以及形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元。各个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层以及由第一导电层及第二导电层夹置的介电层，其中各个深沟槽电容器单元是细长的，深沟槽电容器单元的第一群组在第一方向上水平延伸，深沟槽电容器单元的第二群组在第二方向上水平延伸。
4.根据本实用新型的一些实施例，一种半导体封装包括半导体结构。半导体结构包括基板、形成在基板上的多层互连结构以及形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元。各个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层以及由第一导电层和第二导电层夹置的介电层。半导体封装还包括一或多个晶片结合到半导体结构的多层互连结构，深沟槽电容器区域经由多层互连结构电性连接到一或多个晶片，其中深沟槽电容器单元中的各者是细长的，深沟槽电容器单元的第一群组在第一方向上水平延伸，深沟槽电容器单元的第二群组在第二方向上水平延伸。
5.根据本实用新型的一些实施例，一种半导体结构包括基板和形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元。各个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层以及由第一导电层及第二导电层夹置的介电层，其中各个深沟槽电容器单元是细长的，深沟槽电容器单元的第一群组在第一方向上水平延伸，深沟槽电容器单元的第二群组在不同于第一方向的第二方向上水平延伸，且深沟槽电容器单元的第三群组在不同于第一方向和第二方向的第三方向上水平延伸。
附图说明
6.当结合附图阅读时，从以下详细描述中可以最好地理解本实用新型的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
7.图1绘示根据一些实施例的示例性半导体封装的示意图；
8.图2绘示根据一些实施例的示例性深沟槽电容器区域的俯视图；
9.图3绘示根据一些实施例的示例性深沟槽电容器单元群组的剖视图；
10.图4绘示根据一些实施例的示例性深沟槽电容器区域和连接至深沟槽电容器区域的多个晶片的附图；
11.图5a绘示根据一些实施例的连接至晶片的一个深沟槽电容器单元的附图；
12.图5b绘示根据一些实施例的连接至晶片的两个深沟槽电容器单元的附图；
13.图6a至图6c绘示根据一些实施例的示例性深沟槽电容器单元群组的附图；
14.图7绘示根据一些实施例的示例性深沟槽电容器区域和连接至深沟槽电容器区域的多个晶片的附图；
15.图8绘示根据一些实施例的示例性封装的附图；
16.图9绘示根据一些实施例制造包括深沟槽电容器区域的半导体结构的示例性方法流程图。
17.【符号说明】
18.100:半导体封装
19.101:封装基板
20.102:中介层
21.104:soic晶粒堆叠
22.106a:晶片
23.106b:晶片
24.106c:晶片
25.106d:晶片
26.112:基板区段
27.114:多层互连结构
28.118:硅通孔
29.120:深沟槽电容器区域
30.122:c4铜凸块
31.124:微凸块
32.204:底部晶粒
33.206:顶部晶粒
34.210:深沟槽电容器单元胞
35.212:深沟槽电容器单元群组
36.212a:深沟槽电容器单元群组
37.212b:深沟槽电容器单元群组
38.212c:深沟槽电容器单元群组
39.214:深沟槽电容器单元
40.214-1:深沟槽电容器单元
41.214-2:深沟槽电容器单元
42.214-3:深沟槽电容器单元
43.214-4:深沟槽电容器单元
44.214-5:深沟槽电容器单元
45.220:电容器
46.222:基板
47.224:导电区
48.226:沟槽
49.226-1:沟槽
50.226-2:沟槽
51.226-3:沟槽
52.226-4:沟槽
53.226-5:沟槽
54.226-6:沟槽
55.228:上表面
56.230a:第一介电层
57.230b:第二介电层
58.232a:第一导电层
59.232b:第二导电层
60.234-1:金属轨道
61.234-2:金属轨道
62.236-1:触点
63.236-2:触点
64.236-3:触点
65.402:深沟槽电容器域
66.402-1:深沟槽电容器域
67.402-2:深沟槽电容器域
68.402-3:深沟槽电容器域
69.402-4:深沟槽电容器域
70.402-5:深沟槽电容器域
71.402-6:深沟槽电容器域
72.402-7:深沟槽电容器域
73.791:方向
74.792:方向
75.793:方向
76.800:封装
77.802:深沟槽电容器晶粒
78.804:晶粒
79.805:晶粒堆叠
80.806:晶粒
81.808:晶粒
82.900:方法
83.902:步骤904:步骤906:步骤908:步骤910:步骤912:步骤
84.b:后侧
85.c1:第一电容器
86.c2:第二电容器
87.d1:深度
88.d2:深度
89.f:前侧
90.w:宽度
91.x,y,z:方向
92.+:正极
[0093]-:负极
具体实施方式
[0094]
为了实现提及主题的不同特征，以下实用新型内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本实用新型。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本实用新型可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
[0095]
此外，本文可以使用空间相对术语，诸如“在
…
下面”、“在
…
下方”、“下部”、“在
…
上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
[0096]
本文描述了本实用新型的一些实施例。在实施例中描述的阶段之前、期间和/或之后，可以提供额外的操作。对于不同的实施例，可以替换或消除所述阶段中的一些阶段。对于不同的实施例，可以替换或消除下面描述的特征中的一些特征，并且可以添加额外的特征。尽管一些实施例论述了用特定次序执行的操作，但是这些操作可以以另一种逻辑次序执行。
[0097]
在现代集成电路(integrated circuit，ic)中，电容器有多种用途。例如，去耦(decoupling)电容器用于将电路的一部分(诸如互连件)与电路的另一部分去耦。在此类配置中，去耦电容器可分流来自互连件的杂讯，以减少互连件杂讯对电路其余部分的影响。由于此种电容器通常靠近电路放置以消除与互连件相关联的寄生电感和电阻，因此需要在感兴趣的ic技术中或者在使整合电容器元件易安装在ic上的独立工艺中创建高密度电容器。
[0098]
现代集成电路上装置的小型化给处理电力输送网络(power delivery network，pdn，亦称为配电网络)的电路设计者带来了挑战。过去十年见证了(fin field-effect transistor，finfet)装置的崛起，其与之前的平面装置相比带来了更高的驱动强度。
finfet装置的使用增加了单位面积的驱动强度，从而需要更高的电流密度和更大的电流瞬变(current transient)。此趋势导致晶片对波动的电源电压越来越敏感，从而加剧了系统设计的电源完整性挑战。电路设计者依赖于去耦电容器作为基本工具来通过将电路的一部分与另一部分去耦或旁路(bypassing)来降低pdn的阻抗并抑制杂讯。对于信号，来自互连件的杂讯可经由去耦电容器分流，随后传递到另一电路。然而，去耦电容器通常物理上位于所需电路附近，以降低寄生电阻及电感。
[0099]
在另一方面，封装技术发展迅速，从而提供了更多可采用先进电容器技术的平台。如下面将描述的，先进电容器技术可使用在先进封装技术中，诸如基板上晶圆上晶片(chip-on-wafer-on-substrate，cowos)和整合晶片上系统(system on integrated chip，soic)技术。这些先进封装技术使得先进电容器技术能得以应用。
[0100]
封装技术一度视为仅是后端工艺(back-end process)，几乎是不便的。时代已改变。计算工作负载在过去十年中的发展可能已经超过了过去四十年。云端计算、大数据分析、人工智能(artificial intelligence，ai)、神经网络训练、ai推理、高级智能手机上的移动计算，甚至自动驾驶汽车都在推动计算包络(computing envelope)。现代工作负载已经将封装技术带到了创新的前沿，并且它们对产品的效能、功能和成本至关重要。这些现代工作负载已经推动产品设计采用更全面的方法来在系统级别进行最佳化。
[0101]
基板上晶圆上晶片是一种晶圆级多晶片封装技术。基板上晶圆上晶片是一种封装技术，其将多个晶片并排并入在硅中介层(interposer)上，以实现更好的互连件密度及效能。各个晶片经由例如硅中介层上的微凸块结合，从而形成了晶圆上晶片(chip-on-wafer，cow)结构。然后，随后使晶圆上晶片结构变薄，使得硅通孔(through-silicon-via，tsv)暴露，之后形成凸块(例如，c4凸块)并进行分离(singulation)。然后将晶圆上晶片结构结合到封装基板上，从而形成cowos结构。由于多个晶片或晶粒通常以并排方式并入，因此cowos视为是2.5维(2.5d)晶圆级封装技术。
[0102]
另一方面，在基板上晶圆上晶片结构中结合到中介层的多个晶片可各自包括具有多层、多晶片尺寸及多功能的堆叠晶粒或小晶片(亦即，模块化晶粒)。在一个实施方案中，使用混合结合(hybrid bonding，hb)将堆叠晶粒结合在一起。混合结合是一种在先进封装中使用介电质结合层及金属至金属互连件两者来堆叠及结合晶粒的工艺。由于没有使用如微凸块的凸块，所以混合结合视为是一种无凸块结合技术。混合结合可以提供改善的整合密度、更快的速度及更高的带宽。除了晶粒至晶粒结合外，混合结合亦可以用于晶圆至晶圆结合及晶粒至晶圆结合。在另一个实施方案中，使用熔融结合将堆叠晶粒结合在一起。
[0103]
以超高密度垂直堆叠(通常使用混合结合)为特征的堆叠晶粒有时被称为整合晶片上系统(system on integrated chip，soic)技术。soic技术可以实现高效能、低功耗及最小电阻-电感-电容(resistance-inductance-capacitance，rlc)。soic技术将有别于晶片上系统(system on chip，soc)的主动和被动晶片整合到新的整合soc系统中以实现更好的形状因数(form factor)及效能，新的整合soc系统在电性上与原生soc相同。因此，使用混合结合结合在一起的晶粒堆叠有时被称为soic晶粒堆叠(“soic晶粒堆叠”及“晶粒堆叠”在整个本实用新型中可互换使用)。
[0104]
根据本实用新型的一些态样，提供了一种包括深沟槽电容器(deep trench capacitor，dtc)区域的半导体结构。半导体结构包括基板和形成在基板上的多层互连
(multilayer interconnect，mli)结构。深沟槽电容器区域形成在基板中。深沟槽电容器区域包括多个深沟槽电容器单元。在一个实施例中，每个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层及由第一导电层及第二导电层夹置的介电层。一或多个晶片结合至多层互连结构，并且深沟槽电容器区域经由多层互连结构电性连接至一或多个晶片。在一个实施例中，半导体结构是中介层。在另一个实施例中，半导体结构是专门设计来提供高密度深沟槽电容器区域的深沟槽电容器晶粒。
[0105]
在一个实施例中，深沟槽电容器区域由多个深沟槽电容器单元胞(cell)所组织，并且每个深沟槽电容器单元胞包括一或多个深沟槽电容器单元群组。每个深沟槽电容器单元群组包括多个彼此并联的深沟槽电容器单元。在一个示例中，每个深沟槽电容器单元群组具有矩形(例如，正方形)轮廓，并且这些深沟槽电容器单元群组配置成多个行及多个列。深沟槽电容器区域中的深沟槽电容器单元在第一方向上或者在垂直于第一方向的第二方向上延伸。具体而言，相邻的深沟槽电容器单元群组具有彼此垂直的延伸方向。在另一示例中，每个深沟槽电容器单元群组具有六边形轮廓，并且深沟槽电容器区域中的深沟槽电容器单元在第一方向、第二方向或第三方向上延伸。因此，由设置在大晶片区域中的高密度沟槽引起的应力分布在两个垂直方向上，从而减少了晶片的翘曲。
[0106]
深沟槽电容器区域可以视为是一组可用的深沟槽电容器单元，并且任何数量的深沟槽电容器单元可以形成电容器，电容器的电容与深沟槽电容器单元的数量成正比。一旦知道要连接到深沟槽电容器域(zone)的晶片的设计要求，就可以相应地计算深沟槽电容器域的尺寸或要包括在深沟槽电容器域中的深沟槽电容器单元的数量。当深沟槽电容器区域被划分为多个深沟槽电容器域时，深沟槽电容器域之间的边界可能跨越深沟槽电容器单元群组之间的边界或深沟槽电容器单元胞之间的边界。因此，深沟槽电容器区域可以以灵活的方式被划分成多个深沟槽电容器域。
[0107]
根据一些实施例，图1绘示示例性半导体封装100的示意图。在图1所示的示例中，半导体封装100包括中介层102、soic晶粒堆叠104及多个晶片106a至晶片106d，以及其他部件。soic晶粒堆叠104及多个晶片106a至晶片106d位于中介层102的顶表面上并在垂直方向(亦即，z方向，如图1所示)上结合至中介层102的顶表面。soic晶粒堆叠104和多个晶片106a至晶片106d以并排(side-by-side)方式位于水平面(亦即，x-y平面，如图1所示)中的不同位置。中介层102进一步结合至封装基板101。换言之，半导体封装100是cowos结构。
[0108]
中介层102在封装基板101与soic晶粒堆叠104及多个晶片106a至晶片106d中的一或多者之间提供介面电路，其中封装基板101可结合至印刷电路板(printed circuit board，pcb)。在图1所示的示例中，中介层102包括基板区段112及中介多层互连结构114。在一个实施例中，基板区段112是硅基板。基板区段112包括穿过基板区段112的一或多个硅通孔(through-silicon via，tsv)118。在图1所示的示例中，深沟槽电容器区域120设置在基板区段112中，并且深沟槽电容器区域120的一部分或全部可以电性连接至soic晶粒堆叠104及多个晶片106a至晶片106d中的一或多者。深沟槽电容器区域120的细节将在下面参照图2至图9进行描述。应当理解的是，图1所示的半导体封装100是深沟槽电容器区域120的许多应用的一个示例。下面将参照图8描述另一个示例。
[0109]
中介多层互连结构114包括配置为形成各种互连结构的介电层及导电层的组合。
导电层被配置为形成垂直互连特征(例如，通孔等)及水平互连特征(例如，在x-y平面中延伸的导电线)。垂直互连特征通常连接中介多层互连结构114的不同层(例如，通常表示为“m1”的第一金属层及通常表示为“m5”的第五金属层)中的水平互连特征。中介多层互连结构114被配置为将信号(例如，时钟信号、功率信号、接地信号)布设及/或分配到soic晶粒堆叠104及晶片106a至晶片106d中的一或多者。应该理解的是，尽管中介多层互连结构114在图1中描绘成具有给定数量的介电层及导电层，但是取决于设计要求，具有更多或更少介电层及/或导电层的中介多层互连结构也在本实用新型的考量范围内。
[0110]
此外，图1中所示的中介层102亦包括c4铜凸块122及微凸块(micro-bump，μbump)124。在中介层102的后侧(在图1中表示为“b”)，c4铜凸块122用于将中介层102结合至封装基板101。应当理解的是，c4铜凸块是示例性的而非限制性的，并且在其他实施方案中可以采用其他类型的结合技术。各个硅通孔118电性连接至至少一个c4铜凸块122。
[0111]
在中介层102的前侧(在图1中表示为“f”)，微凸块124用于将晶片106a至晶片106d结合到中介层102。应当理解的是，微凸块是示例性的而非限制性的，并且在其他实施方案中可以采用其他类型的结合技术。至于中介层102与soic晶粒堆叠104之间的介面，在一个实施方案中，soic晶粒堆叠104可以使用混合结合而结合到中介层102。在其他实施方案中，soic晶粒堆叠104可以使用诸如微凸块及熔融结合的其他结合技术来结合到中介层102。
[0112]
因此，封装基板101可经由中介层102电性连接到soic晶粒堆叠104及晶片106a至晶片106d中的一或多者。示例性导电路径包括c4铜凸块122、硅通孔118、中介多层互连结构114及微凸块124。
[0113]
晶片106a至晶片106d是实现各种功能的独立晶片。晶片106a至晶片106d中的每一者是例如逻辑晶片、记忆体晶片、计算晶片、感测器晶片、射频(radio frequency，rf)晶片、高压(high voltage，hv)晶片等中的一者。
[0114]
在图1所示的示例中，soic晶粒堆叠104包括底部晶粒204及顶部晶粒206。结合层形成在底部晶粒204的顶表面上，并且另一结合层形成在顶部晶粒206的底表面上。这些结合层由介电质(例如，二氧化硅)制成，并用于将顶部晶粒206结合至底部晶粒204。在这些结合层中形成了成对的混合结合金属垫。当顶部晶粒206及底部晶粒204结合在一起时，每对混合结合金属垫在x-y平面中对准并彼此接触，从而在底部晶粒204与顶部晶粒206之间提供导电路径。由于混合结合金属垫可具有小临界尺寸及节距，所以soic晶粒堆叠104可以实现更好的互连密度及效能(例如，更快的速度、更高的带宽(bandwidth)等)。
[0115]
对于晶粒至晶粒结合，诸如切割、晶粒处理及膜框架上的晶粒运输的后端工艺必须适应前端清洁位准，从而允许晶片级的高结合产率。例如，铜混合结合是在晶圆厂的洁净室中进行，而不是在外包的半导体组装及测试(outsourced semiconductor assembly and test，osat)厂中进行。在晶粒至晶粒结合或晶粒至晶圆结合的背景下，拾取及放置(pick-and-place)系统通常用于处理晶粒。拾取及放置系统是自动系统，其通常以高速方式拾取顶部晶粒并将其放置到底部晶粒或主晶圆上。
[0116]
根据一些实施例，图2绘示示例性深沟槽电容器区域120的俯视图。在图2所示的示例中，深沟槽电容器区域120包括在x-y平面中延伸的多个行及多个列配置的深沟槽电容器单元胞210的阵列。在此示例中，每个深沟槽电容器单元胞210包括四个深沟槽电容器单元群组212。在此示例中，每个深沟槽电容器单元群组212包括六个深沟槽电容器单元214。对
于图2所示的所有深沟槽电容器单元群组212中一半，每个深沟槽电容器单元群组212中的六个深沟槽电容器单元214彼此平行，并沿第一方向(亦即，图2所示的x方向)延伸。对于图2所示的所有深沟槽电容器单元群组212的另一半，每个深沟槽电容器单元群组212中的六个深沟槽电容器单元214彼此平行，并沿第二方向(亦即，图2所示的y方向)延伸。在一些实施例中，深沟槽电容器单元214是细长的(elongated)。两个相邻深沟槽电容器单元214之间的空间在垂直于延伸方向的方向上具有宽度w。在一个实施例中，宽度w大于0.2μm。在另一个实施例中，宽度w大于0.1μm。在一个示例中，宽度w是0.12μm。在另一个示例中，宽度w是0.15μm。在又一个示例中，宽度w是0.18μm。
[0117]
应该理解的是图2所示的配置是示例性的，并且本领域技术人员将理解其他变化及修改。例如，代替一个深沟槽电容器单元群组212中的六个深沟槽电容器单元214，每个深沟槽电容器单元群组212可包括三个、四个、五个或八个深沟槽电容器单元214。通常，每个深沟槽电容器单元群组212可包括第一数量的深沟槽电容器单元214，并且第一数量是大于1的整数。在一些实施例中，第一数量是等于或大于5的整数。
[0118]
深沟槽电容器单元214是对应于单位电容的构建块(building block)。深沟槽电容器区域120中的所有深沟槽电容器单元214可进行组合以基于电路设计要求提供目标电容。换言之，深沟槽电容器区域120提供了一组可以灵活使用的深沟槽电容器单元214。
[0119]
在图2所示的示例中，三个深沟槽电容器单元214并联以形成电容器220(电容器220的剖视图在图2的右侧)。在图2所示的示例中，电容器220形成在基板222中，基板222通常是具有第一导电类型(例如，n型)的硅基板。在一个实施例中，基板222是图1所示的中介层102的基板区段112。在另一个实施例中，基板222是晶粒的基板(例如，图1所示的底部晶粒204的基板)，其使用例如混合结合而结合至另一晶粒。在基板222内形成导电区224，导电区224通常高度掺杂并具有第二导电类型(例如，p++)。个别对应于一个深沟槽电容器单元214的三个沟槽226-1、沟槽226-2及沟槽226-3从基板上表面228向下延伸到导电区224中。或者，若集成电路唯一需要的部件是不需要电容器至电容器隔离的电容器(亦即，所有电容器的一个平板可以在相同电位下运作)，则可以使用重掺杂的p++或n++晶圆来降低关于形成导电区224的成本。
[0120]
第一介电层230a形成在沟槽226-1、沟槽226-2及沟槽226-3中，并且第一导电层232a(例如，第一多晶硅层)形成在第一介电层230a上方。第二介电层230b形成在沟槽226-1、沟槽226-2及沟槽226-3中以及第一导电层232a上方，并且第二导电层232b形成在沟槽226-1、沟槽226-2及沟槽226-3中以及第二介电层230b上方。在一个实施例中，第一介电层230a及第二介电层230b由与二氧化硅相比具有高介电常数的高介电常数介电质(high-κdielectric)制成。换言之，第一介电层230a及第二介电层230b是高介电常数介电层。在一个实施例中，第一导电层232a及第二导电层232b都是多晶硅层。在另一实施例中，第一导电层232a及第二导电层232b都是金属层(例如，ti层)。
[0121]
导电区224经由触点236-1(例如，通孔)电性连接至m1层中的金属轨道234-1。第二导电层232b经由例如六个触点236-2(例如，通孔)电性连接到金属轨道234-1。第一导电层232a经由触点236-3(例如，通孔)电性连接到m1层中的金属轨道234-2。
[0122]
如此，金属轨道234-1及金属轨道234-2以及触点236-1、触点236-2及触点236-3将第一电容器c1(其具有由第一介电层230a分隔的导电区224及第一导电层232a)与第二电容
器c2(其具有由第二介电层230b分隔的第一导电层232a及第二导电层232b)并联耦合。因此，电容器220可以视为是两个电容器(第一电容器c1及第二电容器c2)，两个电容器“堆叠”在彼此上方并且并联耦合以增加电容密度。在图2所示的示例中，金属轨道234-2经由例如较高的金属层(例如，m2层、m3层等)连接到正节点，而金属轨道234-1经由例如较高的金属层(例如，m2层、m3层、m4层、m5层等)连接到负节点。
[0123]
本领域的技术人员应该理解图2所示的示例的其他变化和修改。例如，在另一个实施例中(如图3所示)，与两个导电层及两个介电层相比，可以在没有导电区的基板中直接形成沟槽，并且可以在沟槽中形成两个导电层和夹在两个导电层之间的一个介电层。取决于设计要求和应用环境，可以采用各种设计及配置。
[0124]
在图2所示的示例中，深沟槽电容器区域中的深沟槽电容器单元214在x方向或y方向上延伸。具体而言，相邻的深沟槽电容器单元群组212(在x方向或y方向上)具有彼此垂直的延伸方向。因此，由设置在大晶片区域中的高密度沟槽引起的应力分布在两个垂直方向上，从而减少了晶片的翘曲。
[0125]
根据一些实施例，图3绘示示例性深沟槽电容器单元群组的剖视图。在图3所示的示例中，深沟槽电容器单元群组212具有六个深沟槽电容器单元214分别对应于六个沟槽226-1、沟槽226-2、沟槽226-3、沟槽226-4、沟槽226-5及沟槽226-6(统称为沟槽226)。沟槽226-1、沟槽226-2、沟槽226-3、沟槽226-4、沟槽226-5及沟槽226-6形成在基板222中。如上所述，在基板222的上表面228的两个相邻沟槽226之间的空间在垂直于延伸方向的方向上具有宽度w。在一个实施例中，宽度w大于0.2μm。在另一个实施例中，宽度w大于0.1μm。在一个示例中，宽度w是0.12μm。在另一个示例中，宽度w是0.15μm。在又一个示例中，宽度w是0.18μm。
[0126]
在一个实施例中，每个沟槽226的深宽比大于1。在另一实施例中，每个沟槽226的深宽比大于10。在又一实施例中，每个沟槽226的深宽比大于100。
[0127]
在一个实施例中，沟槽226-1及沟槽226-6具有深度d1，而沟槽226-2、沟槽226-3、沟槽226-4及沟槽226-5具有深度d2，并且深度d1小于深度d2。亦即，最外面的沟槽(亦称为“边缘沟槽”，例如沟槽226-1及沟槽226-6)在x方向上的深度小于其他沟槽(亦称为“非边缘沟槽”，例如沟槽226-1及沟槽226-6)的深度。在一个示例中，深度d1比深度d2小1％。在另一示例中，深度d1比深度d2小2％。在又一示例中，深度d1比深度d2小3％。在又一示例中，深度d1比深度d2小5％。
[0128]
根据一些实施例，图4绘示示例性深沟槽电容器区域120和连接至深沟槽电容器区域120的多个晶片。类似于图2所示的深沟槽电容器区域120，图4所示的示例性深沟槽电容器区域120包括在x-y平面中延伸的多个行及多个列配置的深沟槽电容器单元胞210的阵列。每个深沟槽电容器单元胞210包括四个深沟槽电容器单元群组212。在此示例中，每个深沟槽电容器单元群组212包括五个深沟槽电容器单元214。每个深沟槽电容器单元群组212中的深沟槽电容器单元214彼此平行，并在x方向或y方向上延伸，如图4所示。
[0129]
附图中示意性绘示了多个晶片，包括1号记忆体、2号记忆体、1号晶片、2号晶片、3号晶片、4号晶片及5号晶片。在一个实施例中，晶片在z方向上与深沟槽电容器区域120位于不同层。在一个示例中，晶片位于图1所示的中介层102上，而深沟槽电容器区域120设置在中介层102中。深沟槽电容器区域120被分成七个深沟槽电容器域402-1、深沟槽电容器域
402-2、深沟槽电容器域402-3、深沟槽电容器域402-4、深沟槽电容器域402-5、深沟槽电容器域402-6及深沟槽电容器域402-7(统称为深沟槽电容器域402)。每个深沟槽电容器域402具有自己的尺寸及形状，并包括自身数量的深沟槽电容器单元214。每个深沟槽电容器域402的深沟槽电容器单元214的数量对应于特定电容。深沟槽电容器域402具有的深沟槽电容器单元214越多，则深沟槽电容器域402的总电容就越大。例如，深沟槽电容器域402-1包括五十二个深沟槽电容器单元214，而深沟槽电容器域402-2包括三十九个深沟槽电容器单元214。由深沟槽电容器域402-1中的五十二个深沟槽电容器单元214形成的电容对应于1号晶片的设计要求，而由深沟槽电容器域402-2中的三十九个深沟槽电容器单元214形成的电容对应于2号晶片的设计要求。
[0130]
如上所述，深沟槽电容器区域120可以视为是一组可用的深沟槽电容器单元214，并且任何数量的深沟槽电容器单元214可以形成电容与深沟槽电容器单元214的数量成正比的电容器。一旦已知连接到深沟槽电容器域402的晶片的设计要求，就可以相应地计算深沟槽电容器域402的尺寸。在一个实施方案中，深沟槽电容器单元214的数量是通过将晶片的目标电容除以一个深沟槽电容器单元214提供的单位电容来计算。
[0131]
应当理解的是，尽管深沟槽电容器区域120是由深沟槽电容器单元群组212及深沟槽电容器单元胞210组织的，但是不必遵循深沟槽电容器单元群组212之间的边界或深沟槽电容器单元胞210之间的边界进行划分。换言之，深沟槽电容器域402之间的边界可以跨越深沟槽电容器单元群组212之间的边界或者深沟槽电容器单元胞210之间的边界。深沟槽电容器单元胞210的一部分可以属于(亦即，被包括在)一个深沟槽电容器域402，而深沟槽电容器单元胞210的另一部分可以属于(亦即，被包括在)另一个深沟槽电容器域402。同样，深沟槽电容器单元群组212的一部分可以属于(亦即，被包括在)一个深沟槽电容器域402中，而深沟槽电容器单元群组212的另一部分可以属于(亦即，被包括在)另一个深沟槽电容器域402。因此，深沟槽电容器区域120可以以灵活的方式被划分成深沟槽电容器域402。
[0132]
亦应该理解的是，所有的深沟槽电容器单元214都在图4所示的示例中被使用(亦即，被指派给深沟槽电容器域402)，但不一定必须是此种情况。在一些实施例中，深沟槽电容器区域的一部分可以不被使用(亦即，不被指派给任何深沟槽电容器域402，并被保留供将来使用)。
[0133]
应当理解的是，分配在一个深沟槽电容器域402中的深沟槽电容器单元214可以通过例如一或多个金属层中的金属轨道连接在一起。在一个示例中，分配在一个深沟槽电容器域402中的深沟槽电容器单元214通过m1层中的金属轨道连接。在另一个示例中，分配在一个深沟槽电容器域402中的深沟槽电容器单元214通过m1层或m2层中的金属轨道连接。在又一个示例中，分配在一个深沟槽电容器域402中的深沟槽电容器单元214通过m1层、m2层或m3层中的金属轨道连接。可以取决于深沟槽电容器域402的几何形状、位置及尺寸相应地分配布设资源。
[0134]
在一个实施例中，深沟槽电容器区域120的电容密度大于300nf/mm2。在一个示例中，深沟槽电容器区域120的电容密度是320nf/mm2。在另一个示例中，深沟槽电容器区域120的电容密度是340nf/mm2。
[0135]
在一个实施例中，配置每个深沟槽电容器域402的位置，从而最小化每个深沟槽电容器域402与其对应晶片之间的横向距离的总和(亦即，在x-y平面中)。例如，1号晶片在y方
向上位于比1号记忆体更低的位置(如上所述，1号晶片及1号记忆体两者都在z方向上设置在比深沟槽电容器区域120更高或更低的平面中)。因此，与1号晶片对应的深沟槽电容器域402-1在y方向上位于比与1号记忆体对应的深沟槽电容器域402-7更低的位置处。因此，可以实现总阻抗(impedance)及电压降(voltage drop，亦即ir降)。
[0136]
根据一些实施例，图5a绘示连接至晶片的一个深沟槽电容器单元214。根据一些实施例，图5b绘示连接至晶片的两个深沟槽电容器单元214。如上所述，任何数量的深沟槽电容器单元214可以形成电容与深沟槽电容器单元214的数量成正比的电容器。在图5a所示的示例中，单个深沟槽电容器单元214-1连接到需要小电容的1号晶片，并且深沟槽电容器单元214-2至深沟槽电容器单元214-5可以连接到另一个晶片或者保持不使用。在图5b所示的示例中，两个深沟槽电容器单元214-1及深沟槽电容器单元214-2连接到需要小电容(然而比1号晶片所需的电容大)的2号晶片，并且深沟槽电容器单元214-3至深沟槽电容器单元214-5可以连接到另一个晶片或者保持不使用。
[0137]
根据一些实施例，图6a至图6c绘示示例性深沟槽电容器单元群组212a、深沟槽电容器单元群组212b及深沟槽电容器单元群组212c。不同于图2所示的深沟槽电容器单元群组212，深沟槽电容器单元群组212a、深沟槽电容器单元群组212b、深沟槽电容器单元群组212c中的各者具有不是矩形轮廓的轮廓。深沟槽电容器单元群组212a具有六边形的轮廓(亦即，六边形轮廓)。深沟槽电容器单元群组212b具有平行四边形的轮廓(亦即，平行四边形轮廓)。深沟槽电容器单元群组212c具有梯形形状的轮廓(亦即，梯形形状)。应该注意的是，这些示例并不意欲为限制性的，并且亦可采用具有其他形状轮廓的深沟槽电容器单元群组。当具有不同形状的各种深沟槽电容器单元群组212可用时，组织深沟槽电容器单元群组212的灵活性增加，因为深沟槽电容器区域120不必是如图2所示的矩形。
[0138]
根据一些实施例，图7绘示示例性深沟槽电容器区域120和连接至深沟槽电容器区域120的多个晶片。不同于图4所示的深沟槽电容器区域120，图7中所示的示例性深沟槽电容器区域120包括深沟槽电容器单元群组212，并且每个深沟槽电容器单元群组212具有六边形的轮廓。此外，由于深沟槽电容器区域120具有六边形形状，所以在深沟槽电容器区域120的边缘处使用了深沟槽电容器单元群组212的一部分。
[0139]
在此示例中，每个深沟槽电容器单元群组212包括七个深沟槽电容器单元214。每个深沟槽电容器单元群组212中的深沟槽电容器单元214是细长的并具有不同的长度。每个深沟槽电容器单元群组212中的深沟槽电容器单元214彼此平行，并且在三个方向791、方向792和方向793中的一个方向上延伸，如图7所示。在图7所示的示例中，三个方向791、方向792和方向793中的任意两个方向之间的角度是60度。由于深沟槽电容器单元群组212具有在三个不同方向791、方向792和方向793上的延伸方向，所以由设置在大晶片区域中的高密度沟槽引起的应力分布在三个方向上，从而减少了晶片的翘曲。
[0140]
本领域技术人员将理解，基于本文所述的示例，深沟槽电容器区域120包括在多于三个方向上延伸的深沟槽电容器单元214。更多的延伸方向可以进一步减少晶片的翘曲。
[0141]
附图中示意性绘示了多个晶片，包括1号记忆体、2号记忆体、1号晶片、2号晶片、3号晶片、4号晶片及5号晶片。在一个实施例中，晶片在z方向上与深沟槽电容器区域120位于不同层。深沟槽电容器区域120被分成七个深沟槽电容器域402-1、深沟槽电容器域402-2、深沟槽电容器域402-3、深沟槽电容器域402-4、深沟槽电容器域402-5、深沟槽电容器域
402-6及深沟槽电容器域402-7(统称为深沟槽电容器域402)。每个深沟槽电容器域402具有自身的大小及形状，并包括自身数量的深沟槽电容器单元214。每个深沟槽电容器域402的深沟槽电容器单元214的数量对应于特定电容。深沟槽电容器域402具有的深沟槽电容器单元214越多，则深沟槽电容器域402的总电容就越大。
[0142]
如上所述，深沟槽电容器区域120可以视为是一组可用的深沟槽电容器单元214，并且任何数量的深沟槽电容器单元214可以形成电容与深沟槽电容器单元214的数量成正比的电容器。一旦已知连接到深沟槽电容器域402的晶片的设计要求，就可以相应地计算深沟槽电容器域402的尺寸。在一个实施方案中，深沟槽电容器单元214的数量是通过将晶片的目标电容除以一个深沟槽电容器单元214提供的单位电容来计算。
[0143]
应当理解的是，尽管深沟槽电容器区域120是由深沟槽电容器单元群组212及深沟槽电容器单元胞(未图示)所组织的，但是不必遵循深沟槽电容器单元群组212之间的边界或深沟槽电容器单元胞之间的边界进行划分。换言之，深沟槽电容器域402之间的边界可以跨越深沟槽电容器单元群组212之间的边界或者深沟槽电容器单元胞之间的边界。深沟槽电容器单元群组212的一部分可以属于(亦即，被包括在)一个深沟槽电容器域402中，而深沟槽电容器单元群组212的另一部分可以属于(亦即，被包括在)另一个深沟槽电容器域402。因此，深沟槽电容器区域120可以以灵活的方式被划分成深沟槽电容器域402。
[0144]
亦应该理解的是，所有的深沟槽电容器单元214都在图7所示的示例中被使用(亦即，被指派给深沟槽电容器域402)，但不一定必须是此种情况。在一些实施例中，深沟槽电容器区域的一部分可以不被使用(亦即，不被指派给任何深沟槽电容器域402，并被保留供将来使用)。
[0145]
应当理解的是，分配在一个深沟槽电容器域402中的深沟槽电容器单元214可以通过例如一或多个金属层中的金属轨道连接在一起。在一个示例中，分配在一个深沟槽电容器域402中的深沟槽电容器单元214通过m1层中的金属轨道连接。在另一个示例中，分配在一个深沟槽电容器域402中的深沟槽电容器单元214通过m1层或m2层中的金属轨道连接。在又一个示例中，分配在一个深沟槽电容器域402中的深沟槽电容器单元214通过m1层、m2层或m3层中的金属轨道连接。可以取决于深沟槽电容器域402的几何形状、位置及尺寸相应地分配布设资源。
[0146]
在一个实施例中，深沟槽电容器区域120的电容密度大于300nf/mm2。在一个示例中，深沟槽电容器区域120的电容密度是320nf/mm2。在另一个示例中，深沟槽电容器区域120的电容密度是340nf/mm2。
[0147]
在一个实施例中，配置每个深沟槽电容器域402的位置，从而最小化每个深沟槽电容器域402与其对应晶片之间的横向距离的总和(亦即，在x-y平面中)。例如，1号晶片在y方向上位于比1号记忆体更低的位置(如上所述，1号晶片及1号记忆体两者都在z方向上设置在比深沟槽电容器区域120更高或更低的平面中)。因此，与1号晶片对应的深沟槽电容器域402-1在y方向上位于比与1号记忆体对应的深沟槽电容器域402-7更低的位置。因此，可以实现总阻抗及电压降(亦即，ir降)。
[0148]
根据一些实施例，图8绘示示例性封装800的附图。在图8所示的示例中，封装800包括深沟槽电容器晶粒802、晶粒804、晶粒806及晶粒808。晶粒808结合到晶粒806的顶表面，从而形成晶粒堆叠805。在一个实施例中，使用混合结合将晶粒808结合至晶粒806的顶表
面。使用例如混合结合将晶粒804及晶粒堆叠805结合至深沟槽电容器晶粒802。深沟槽电容器晶粒802包括基板222及中介多层互连结构114。深沟槽电容器区域120形成在基板222中。深沟槽电容器区域120可具有如图4所示的设计，其中深沟槽电容器单元214在两个方向(亦即，x方向和y方向)上延伸。深沟槽电容器区域120被分成多个深沟槽电容器域，多个深沟槽电容器域中的一者连接到晶粒804，并且多个深沟槽电容器域中的另一者连接到晶粒堆叠805。每个深沟槽电容器域的电容经选择为满足晶粒804的电容要求及晶粒堆叠805的电容要求。
[0149]
根据一些实施例，图9绘示制造包括深沟槽电容器区域的半导体结构的示例性方法900的流程图。在图9所示的示例中，方法900包括步骤902、步骤904、步骤906、步骤908、步骤910及步骤912。可以执行额外的步骤。此外，应该理解的是，上面参照图9论述的各种步骤序列是为了说明的目的而提供，因此其他实施例可以利用不同的序列。例如，步骤904和步骤906可以同时执行。不同的步骤序列将被包括在实施例的范畴内。
[0150]
在步骤902，提供基板。
[0151]
在步骤904，在基板中形成第一沟槽群组。第一沟槽群组中的每个沟槽在第一方向上水平延伸。在步骤906，在基板中形成第二沟槽群组。第二沟槽群组中的每个沟槽在不同于第一方向的第二方向上水平延伸。第一沟槽群组和第二沟槽群组中的每个沟槽对应于深沟槽电容器单元(例如，图2中所示的深沟槽电容器单元214)。
[0152]
在步骤908，在第一沟槽群组和第二沟槽群组的每个沟槽中形成第一导电层。在步骤910，在第一沟槽群组和第二沟槽群组的每个沟槽中的第一导电层上方形成介电层。在步骤912，在第一沟槽群组和第二沟槽群组的每个沟槽中的介电层上方形成第二导电层。
[0153]
如上所述，可以执行额外的步骤。例如，可以执行化学机械抛光(chemical mechanical polishing，cmp)。例如，层间介电质(例如图1所示的中介多层互连结构114中的介电质)是在化学机械抛光之后形成的。例如，形成通孔和金属轨道以电性连接深沟槽电容器单元来形成电容器。
[0154]
在其他实施例中，在基板中形成第三沟槽群组。第三沟槽群组中的每个沟槽在不同于第一方向和第二方向的第三方向上水平延伸。
[0155]
在其他实施例中，可以在形成沟槽之前形成导电区域，并且在形成第一导电层之前在沟槽中形成另一个介电层。本领域技术人员应理解，方法900可以具有各种变化和修改来制造本文所揭示的实施例。
[0156]
根据本实用新型的一些态样，提供了一种半导体结构。半导体结构包括基板和形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元，并且每个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层，以及由第一导电层和第二导电层夹置的介电层。每个深沟槽电容器单元是细长的，并且所述深沟槽电容器单元的第一群组在第一方向上水平延伸，而所述深沟槽电容器单元的第二群组在第二方向上水平延伸。
[0157]
在一些实施例中，第一方向垂直于第二方向。在一些实施例中，深沟槽电容器单元的第三群组在第三方向上水平延伸。在一些实施例中，第一方向与第二方向之间的第一角度是60度，第一方向与第三方向之间的第二角度是60度，并且第二方向与第三方向之间的第三角度是60度。在一些实施例中，沟槽具有大于1的深宽比。在一些实施例中，深沟槽电容
器区域包括多个深沟槽电容器单元群组，各个深沟槽电容器单元群组包括水平平行延伸的第一数量的深沟槽电容器单元。在一些实施例中，第一数量是等于或大于5的整数。在一些实施例中，深沟槽电容器单元群组中的各者具有矩形轮廓。在一些实施例中，深沟槽电容器单元群组配置成多个行及多个列。在一些实施例中，各个深沟槽电容器单元群组具有六边形轮廓。在一些实施例中，半导体结构进一步包括多层互连结构形成在基板上。在一些实施例中，深沟槽电容器单元被划分成多个深沟槽电容器域，深沟槽电容器域分别对应于且电性连接至多个晶片。在一些实施例中，第一深沟槽电容器单元群组的第一部分被包括在第一深沟槽电容器域中，并且第一深沟槽电容器单元群组的第二部分被包括在第二深沟槽电容器域中。
[0158]
根据本实用新型的一些态样，提供了一种半导体封装。半导体封装包括半导体结构。半导体结构包括基板、形成在基板上的多层互连结构，以及形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元，并且每个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层，以及由第一导电层和第二导电层夹置的介电层。半导体封装进一步包括一或多个晶片结合到半导体结构的多层互连结构，并且深沟槽电容器区域经由多层互连结构电性连接到一或多个晶片。所述深沟槽电容器单元中的每个深沟槽电容器单元是细长的，并且所述深沟槽电容器单元的第一群组在第一方向上水平延伸，而所述深沟槽电容器单元的第二群组在第二方向上水平延伸。
[0159]
在一些实施例中，半导体结构是中介层。在一些实施例中，深沟槽电容器单元的第三群组在第三方向上水平延伸。在一些实施例中，一或多个晶片包括多个晶片，并且深沟槽电容器单元被划分成多个深沟槽电容器域，深沟槽电容器域分别对应于并电性连接至晶片。
[0160]
根据本实用新型的一些态样，提供了一种半导体结构。半导体结构包括基板和形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元，并且每个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层，以及由第一导电层和第二导电层夹置的介电层。每个深沟槽电容器单元是细长的，并且所述深沟槽电容器单元的第一群组在第一方向上水平延伸，所述深沟槽电容器单元的第二群组在不同于第一方向的第二方向上水平延伸，且所述深沟槽电容器单元的第三群组在不同于第一方向和第二方向的第三方向上水平延伸。
[0161]
根据本实用新型的一些态样，提供了一种方法。方法包括以下步骤。提供基板。在基板中形成第一沟槽群组，第一沟槽群组中的每个沟槽在第一方向上水平延伸。在基板中形成第二沟槽群组，第二沟槽群组中的每个沟槽在不同于第一方向的第二方向上水平延伸。在第一沟槽群组及第二沟槽群组中的每个沟槽中形成第一导电层。在第一沟槽群组及第二沟槽群组中的每个沟槽中的第一导电层上方形成介电层。在第一沟槽群组及第二沟槽群组中的每个沟槽中的介电层上方形成第二导电层。
[0162]
在一些实施例中，介电层是高介电常数介电层。在一些实施例中，第一导电层及第二导电层是多晶硅层。
[0163]
前面概述一些实施例的特征，使得本领域技术人员可更好地理解本实用新型的观点。本领域技术人员应该理解，他们可以容易地使用本实用新型作为设计或修改其他工艺
和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本实用新型的精神和范围，并且在不脱离本实用新型的精神和范围的情况下，可以进行各种改变、替换和变更。

技术特征：
1.一种半导体结构，其特征在于，包括：一基板；以及一深沟槽电容器区域，形成在该基板中，其中该深沟槽电容器区域包括多个深沟槽电容器单元，各该深沟槽电容器单元包括：一沟槽，从该基板的一顶表面向下延伸；一第一导电层，设置在该沟槽中；一第二导电层，设置在该沟槽中；以及一介电层，由该第一导电层及该第二导电层夹置，其中各该深沟槽电容器单元是细长的，所述多个深沟槽电容器单元的一第一群组在一第一方向上水平延伸，所述多个深沟槽电容器单元的一第二群组在一第二方向上水平延伸。2.如权利要求1所述的半导体结构，其特征在于，该第一方向垂直于该第二方向。3.如权利要求1所述的半导体结构，其特征在于，所述多个深沟槽电容器单元的一第三群组在一第三方向上水平延伸。4.如权利要求3所述的半导体结构，其特征在于，该第一方向与该第二方向之间的一第一角度是60度，该第一方向与该第三方向之间的一第二角度是60度，并且该第二方向与该第三方向之间的一第三角度是60度。5.如权利要求1所述的半导体结构，其特征在于，该沟槽具有大于1的一深宽比。6.如权利要求1所述的半导体结构，其特征在于，该深沟槽电容器区域包括多个深沟槽电容器单元群组，各该深沟槽电容器单元群组包括水平平行延伸的一第一数量的所述深沟槽电容器单元。7.如权利要求1所述的半导体结构，其特征在于，所述多个深沟槽电容器单元被划分成多个深沟槽电容器域，所述多个深沟槽电容器域分别对应于且电性连接至多个晶片。8.如权利要求7所述的半导体结构，其特征在于，一第一深沟槽电容器单元群组的一第一部分被包括在一第一深沟槽电容器域中，并且该第一深沟槽电容器单元群组的一第二部分被包括在一第二深沟槽电容器域中。9.一种半导体封装，其特征在于，包括：一半导体结构，包括：一基板；一多层互连结构，形成在该基板上；以及一深沟槽电容器区域，形成在该基板中，其中该深沟槽电容器区域包括多个深沟槽电容器单元，各该深沟槽电容器单元包括：一沟槽，从该基板的一顶表面向下延伸；一第一导电层，设置在该沟槽中；一第二导电层，设置在该沟槽中；以及一介电层，由该第一导电层及该第二导电层夹置；以及一或多个晶片，结合到该半导体结构的该多层互连结构，该深沟槽电容器区域经由该多层互连结构电性连接到该一或多个晶片，其中所述多个深沟槽电容器单元中的各者是细长的，所述多个深沟槽电容器单元的一
第一群组在一第一方向上水平延伸，所述多个深沟槽电容器单元的一第二群组在一第二方向上水平延伸。10.一种半导体结构，其特征在于，包括：一基板；以及一深沟槽电容器区域，形成在该基板中，其中该深沟槽电容器区域包括多个深沟槽电容器单元，各该深沟槽电容器单元包括：一沟槽，从该基板的一顶表面向下延伸；一第一导电层，设置在该沟槽中；一第二导电层，设置在该沟槽中；以及一介电层，由该第一导电层及该第二导电层夹置，其中各该深沟槽电容器单元是细长的，所述多个深沟槽电容器单元的一第一群组在一第一方向上水平延伸，所述多个深沟槽电容器单元的一第二群组在不同于该第一方向的一第二方向上水平延伸，且所述多个深沟槽电容器单元的一第三群组在不同于该第一方向和该第二方向的一第三方向上水平延伸。

技术总结
本实用新型提供一种半导体封装和半导体结构，半导体结构包括基板和形成在基板中的深沟槽电容器区域。深沟槽电容器区域包括多个深沟槽电容器单元，并且每个深沟槽电容器单元包括从基板的顶表面向下延伸的沟槽、设置在沟槽中的第一导电层、设置在沟槽中的第二导电层，以及由第一导电层及第二导电层夹置的介电层。每个深沟槽电容器单元是细长的，并且多个深沟槽电容器单元的第一群组在第一方向上水平延伸，而多个深沟槽电容器单元的第二群组在第二方向上水平延伸。方向上水平延伸。方向上水平延伸。


技术研发人员：郭富强
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.03.20
技术公布日：2023/9/20