半导体功率器件版图的制作方法

1.本发明涉及半导体技术领域，特别涉及一种半导体功率器件版图。


背景技术：

2.igbt是insulated gate bipolar transistor(绝缘栅双极型晶体管)的缩写，igbt是由mosfet和双极型晶体管复合而成的一种器件，其输入极为mosfet，输出极为pnp晶体管，它融合了这两种器件的优点，既具有mosfet器件驱动功率小和开关速度快的优点，又具有双极型器件饱和压降低而容量大的优点，其频率特性介于mosfet与功率晶体管之间，可正常工作于几十khz频率范围内，在现代电力电子技术中得到了越来越广泛的应用，在较高频率的大、中功率应用中占据了主导地位。
3.从平面栅igbt到沟槽栅（trench）igbt，由于沟槽结构提升导电沟道密度，最终导致沟槽栅igbt短路耐量较低。为了提升器件短路耐量，通常采用增加dummy区域来实现，但是dummy区域可能导致产品加工过程中增大wafer 翘曲，为了减少翘曲效应将在dummy区中添加沟槽（即虚栅沟槽，dummy trench）,在此基础上形成具有虚栅沟槽（dummy trench）结构的igbt。同时，为了降低输入电容和米勒电容，虚栅沟槽不接栅极总线，从而提高器件开关速度。
4.参照图1和图2，专利文献1提供了一种具有虚栅沟槽结构的igbt版图，该版图包括栅极沟槽202、虚栅沟槽203、基区接触区206、虚栅接触孔207和源极接触孔208，所述栅极沟槽202为连续条形栅极沟槽，中部为折线结构，两端延伸进入p+栅极接触区210，并与栅极总线212连接，以每相邻两条所述栅极沟槽202为一组，所述栅极沟槽202尾端在距离p+栅极接触区210的预定位置处相互连接，形成封闭的虚栅区；所述虚栅沟槽203为连续条形虚栅沟槽，位于所述封闭的虚栅区中间，与所述栅极沟槽202平行，所述虚栅沟槽203的两端或中间形成封闭接触窗口；所述基区接触区206为连续条形基区接触区，位于以每相邻两条所述栅极沟槽202为一组的相邻两个所述栅极沟槽202之间，并与所述栅极沟槽202平行；所述虚栅接触孔207位于所述虚栅沟槽203上的封闭接触窗口内，宽度大于所述虚栅沟槽203的宽度；所述源极接触孔208为连续条形源极接触孔，覆盖于所述基区接触区206之上，宽度大于所述基区接触区206宽度，长度小于所述基区接触区206的长度。具体的，基区接触区206位于两个栅极沟槽202之间，器件基区和源区通过源极接触孔208与源极金属211连接，虚栅沟槽203则通过虚栅接触孔207与源极金属211连接，栅极沟槽202两端延伸进入p+栅极接触区210，其上与多晶硅栅209相连，多晶硅栅209通过栅极接触孔211连接于栅极总线212上。
5.其技术贡献在于，虚栅区两侧的栅极沟槽202在尾端适当位置相互连接，形成封闭的虚栅区，有效阻挡了虚栅区与p+栅极接触区210之间的载流子传输，可以提升芯片性能；所述虚栅沟槽203，按照一定规则与栅极沟槽202间隔距离平行排列，在其中间适当位置或两端形成封闭接触窗口，该封闭接触窗口的外围虚栅沟槽203阻挡了虚栅电极引起的电荷传输，使芯片上的电流分布更加均匀。概括的说，就是额外增加沟槽（包括栅极沟槽202和虚栅沟槽203）限制多子（即空穴载流子）在基区的移动，以降低芯片上的热应力。
6.然而，专利文献1采用的方案还存在以下不足：1.为了让栅极沟槽202尾端在距离p+栅极接触区210的预定位置处相互连接形成封闭的虚栅区，需要在作为长边（即沿左右方向延伸的边)的相邻两条栅极沟槽202之间形成新的栅极沟槽202作为短边(即前后方向延伸的边），由两条新增的短边与两条长边共同围成封闭的虚栅区，引入短边导致栅极沟槽202数量增加，使得栅极沟槽202与集电极正对面积增加，米勒电容(cgc)变大。
7.2.另一方面，为了在虚栅沟槽203上形成封闭接触窗口，也需要增加虚栅沟槽203的数量，导致沟槽（包括栅极沟槽和虚栅沟槽）数量进一步增加，会加剧wafer翘曲效应。
8.3.在封闭的虚栅区中，其多子仍然是空穴，考虑到虚栅区沿着虚栅沟槽203长度方向(即左右方向)具有较长的距离，这给载流子提供了较长的移动距离，当载流子在虚栅区中传输时，有可能会沿着虚栅沟槽长度方向传输，大量载流子在这个移动距离的传输，有可能产生足以造成虚栅区热应力明显增加的热量。
9.专利文献1：专利名称，一种半导体功率器件版图；公开号，cn105762147a；公开日期，2016-07-13。


技术实现要素：

10.本发明的目的在于至少解决现有技术中存在的技术问题之一，提供一种半导体功率器件版图，能够在不需要额外增加沟槽的情况下，限制多子在基区的移动，以降低芯片上的热应力。
11.第一方面，本发明提供一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端或只有一端延伸进入栅极接触区并与栅极总线连接；所述虚栅沟槽为连续条形虚栅沟槽，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，与所述栅极沟槽平行；所述基区接触区为连续条形基区接触区，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度；所述虚栅沟槽从内至外依次包括n型层、p型层和绝缘层，所述p型层包围在n型层外侧，所述绝缘层包围在p型层外侧；所述虚栅接触孔覆盖于所述n型层之上，所述虚栅接触孔与n型层接触部分的宽度小于所述n型层的宽度。
12.作为进一步改进，所述n型层宽度大于p型层宽度，并且p型层为p+层，n型层为n-层。
13.作为进一步改进，所述n型层宽度与p型层宽度之比大于2:1。
14.作为进一步改进，所述基区接触区为重掺杂基区。
15.作为进一步改进，还包括基区接触孔；当所述基区接触区为沟槽时，在相邻的虚栅沟槽和栅极沟槽之间的基区设置有重掺杂基区；所述基区接触孔覆盖于所述重掺杂基区之上，所述基区接触孔与所述重掺杂基区接触部分的宽度小于重掺杂基区的宽度。
16.第二方面，本发明提供一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端或只有一端延伸进入栅极接触区并与栅极总线连接；所述虚栅沟槽为连续条形虚栅沟
槽，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，与所述栅极沟槽平行；所述基区接触区为连续条形基区接触区，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度；所述虚栅沟槽从内至外依次包括多晶硅层、内绝缘层、金属层和外绝缘层，所述内绝缘层包围在多晶硅层外侧，所述金属层包围在内绝缘层外侧，所述外绝缘层包围在金属层外侧；所述虚栅接触孔覆盖于所述多晶硅层之上，所述虚栅接触孔与多晶硅层接触部分的宽度小于所述多晶硅层的宽度。
17.作为进一步改进，所述基区接触区为重掺杂基区。
18.作为进一步改进，还包括基区接触孔；当所述基区接触区用作沟槽时，在相邻的虚栅沟槽和栅极沟槽之间的基区设置有重掺杂基区；所述基区接触孔覆盖于所述重掺杂基区之上，所述基区接触孔与所述重掺杂基区接触部分的宽度小于重掺杂基区的宽度。
19.第三方面，本发明提供一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端或只有一端延伸进入栅极接触区并与栅极总线连接；所述虚栅沟槽为连续条形虚栅沟槽，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，与所述栅极沟槽平行；所述基区接触区为连续条形基区接触区，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度；所述虚栅接触孔位于所述虚栅沟槽上，宽度大于所述虚栅沟槽的宽度；基区与所述虚栅接触孔以及虚栅沟槽接触的区域形成重掺杂基区。
20.相较于现有技术，本发明至少具有如下有益效果:1.取消了利用栅极沟槽将虚栅沟槽包围的封闭结构，减少了栅极沟槽的数量和长度，降低了米勒电容，并且减小翘曲的几率。
21.2.同时还能够在不需要额外增加沟槽的情况下，限制多子在基区的移动，降低了芯片上的热应力。
22.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
23.图1为现有技术中半导体功率器件版图的局部结构俯视图；图2为现有技术中半导体功率器件版图的局部结构剖面图；图3为本发明实施例1提供的半导体功率器件版图的局部结构剖面图；图4为图3中f处的放大图；图5为本发明实施例2提供的半导体功率器件版图的局部结构剖面图；图6为图5中g处的放大图；图7为本发明实施例3提供的半导体功率器件版图的局部结构剖面图；图8a为本发明其中一种实施例提供的半导体功率器件版图的结构俯视图；图8b为图8a中圆圈所在部位的局部放大结构俯视图；
图9a为本发明另一种实施例提供的半导体功率器件版图的结构俯视图；图9b为图9a中圆圈所在部位的局部放大结构俯视图；本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
24.本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
25.需要说明的是，本发明是对公开号为cn105762147b的中国专利（即专利文献1）的改进方案，旨在解决专利文献1中存在的问题，因此对于本发明提供的半导体功率器件版图与专利文献1相同的部分，不属于本发明改进点时，本发明不过多赘述。
26.参照图1和图2，现有技术中的沟槽（包括虚栅沟槽203和栅极沟槽202），一般都是两层结构，即内层为n型多晶硅，外层为氧化绝缘层，考虑到虚栅沟槽203处于电位悬浮状态时，会导致其引发的寄生电容不稳定且不可控，给降低其引发的寄生电容带来不利影响且影响器件可靠性，因此需要将虚栅沟槽203连接到源极（或发射极）消除电位悬浮的状态。而正如专利文献1背景技术中分析，由于基区的多子为空穴，因此容易诱发空穴（即载流子）在向虚栅沟槽203移动，大量的载流子在基区移动的过程中，就会产生热量，从而给半导体器件增加热应力，继而引发翘曲效应。为了解决该问题，本领域技术人员在不断改进半导体器件的版图结构，实际上在专利文献1改进的基础（即专利文献1的图1），可以称为第一代产品，在第一代产品中，利用相邻的栅极沟槽202将虚栅沟槽203包围在一个较小区域（半封闭区域）内，能一定程度避免该区域之外的载流子大范围朝位于该区域内的虚栅沟槽203移动。专利文献1的方案属于第二代产品，其采用相邻栅极沟槽202端部相互连接，为虚栅沟槽203提供完全封闭的区域（即虚栅区），并进一步利用虚栅沟槽203将虚栅接触孔207也包围在封闭区域内（需要说明的是，为了使得半导体器件的闩锁效应发生条件更难满足，一般需要将p区（即基区）和n+区短接，所以与源极金属连接的栅极接触孔宽度需要大于虚栅沟槽203的宽度，即栅极接触孔需要接触基区），使得基区中的载流子（多穴）无法大范围、大规模朝虚栅沟槽203和虚栅接触孔207移动，以此优化一代产品通过半封闭区域的形式来限制多子移动存在的不足。
27.可见，无论是一代产品还是二代产品，采用的思路都是相同的，即为每个虚栅沟槽203形成封闭区域，以此限制基区载流子大范围、大规模向虚栅沟槽203和虚栅接触孔207移动造成热应力的增加。
28.然而，为了形成用于封闭虚栅沟槽203的封闭区域，必须引入更多的沟槽，引入更多的沟槽容易加剧翘曲现象，一般来说芯片设计时，沟槽的占比一般不允许太多，例如不得大于20%，一旦超过某个占比就很难控制翘曲现象。特别是引入栅极沟槽202时，还会增大米勒电容，这是当前技术路线需要解决的技术问题。
29.本发明的提出解决了上述问题，以下将结合附图提供本发明解决上述技术问题的详细实施例。
30.实施例1参照图3和图4，本实施例提供了一种半导体功率器件版图，包括栅极沟槽302、虚
栅沟槽303、基区接触区306、虚栅接触孔307和源极接触孔308，所述栅极沟槽302为连续条形栅极沟槽302，中部为折线结构，两端延伸进入栅极接触区310并与栅极总线312连接；所述虚栅沟槽303为连续条形虚栅沟槽303，位于以每相邻两条所述栅极沟槽302为一组的相邻两个所述栅极沟槽302之间，与所述栅极沟槽302平行；所述基区接触区306为连续条形基区接触区306，位于以每相邻两条所述栅极沟槽302为一组的相邻两个所述栅极沟槽302之间，并与所述栅极沟槽302平行；所述源极接触孔308为连续条形源极接触孔308，覆盖于所述基区接触区306之上，宽度大于所述基区接触区306宽度，长度小于所述基区接触区306的长度；所述虚栅沟槽303从内至外依次包括n型层3031、p型层3032和绝缘层3033，所述p型层3032包围在n型层3031外侧，所述绝缘层3033包围在p型层3032外侧；所述虚栅接触孔307覆盖于所述n型层3031之上，所述虚栅接触孔307与n型层3031接触部分的宽度小于所述n型层3031的宽度。
31.进一步，如图8a所示，沿左右方向延伸的栅极总线312与栅极金属301连接，沿前后方向延伸的栅极总线312有多根，具体数量由芯片大小和封装要求而定，沿前后方向延伸的各栅极总线3112直接连接在栅极金属301上或通过左右方向的栅极总线312连接到栅极金属301上，具有折线结构的栅极沟槽302整体上沿左右方向延伸，虚栅沟槽303与栅极沟槽302平行，两端浮空，终端304环绕于整个芯片周围。如图3所示，基区接触区306位于两个栅极沟槽302之间，器件基区和源区通过源极接触孔308与源极金属313连接，虚栅沟槽303则通过虚栅接触孔307与源极金属313连接，栅极沟槽302两端延伸进入p+栅极接触区310，其上与多晶硅栅309相连，多晶硅栅309通过栅极接触孔311连接于栅极总线312上。
32.如图4所示，本实施例相较于专利文献1的改进在于，一方面，将虚栅接触孔307与虚栅沟槽303接触部分的宽度设置为小于虚栅沟槽303的宽度，即虚栅接触孔307与n型层3031接触部分的宽度设置为小于所述n型层3031的宽度，使得带负电的虚栅接触孔307无法直接接触p区，不存在专利文献1中吸引p区中的多子大范围大规模向虚栅接触孔307移动的问题。由于虚栅接触孔307不再接触p区，为了使得p区与n+区保持短接，将基区接触区306设置为重掺杂基区，即p+区，如图3所示，基区接触区306与n+区通过源极接触孔308短接。
33.在一个示例中，如图8a和8b所示，相较于专利文献1，本实施例无需形成用于包围虚栅沟槽303的封闭区域，可以去除沿前后方向设置的短边栅极沟槽302，降低了米勒电容。由于取消了用于包围虚栅沟槽303的封闭区域结构，虚栅沟槽303的结构需要进行改进，具体的，虚栅沟槽303从内至外依次包括n型层3031、p型层3032和绝缘层3033，所述p型层3032包围在n型层3031外侧，所述绝缘层3033包围在p型层3032外侧。n型层3031与p型层3032交界处形成耗尽层400，产生从n型层3031指向p型层3032的自建电场，而与虚栅接触孔307连接的n型层3031由于与源极金属313电导通，所以n型层3031产生的电场从p型层3032指向n型层3031，由于耗尽层400中自建电场的存在，与p型层3032中的电场不会吸引基区中的多子向虚栅沟槽303移动，即能够在不需要额外增加沟槽的情况下，限制多子在基区的移动，以降低芯片上的热应力。
34.在另一个示例中，如图9a和9b所示，还可以进一步缩短栅极沟槽302的长度。每条栅极沟槽302仅有一端延伸进入栅极接触区310并与栅极总线312连接，另一端为悬空，无需延伸进入栅极接触区310也无需与栅极总线312连接。可以理解的是，由于缩短了栅极沟槽302的长度，进一步降低了米勒电容，并且减小翘曲的几率。具体的，如图9a和9b所示，相邻
的每条栅极沟槽302延伸进入到栅极接触区310并与栅极总线312连接的一端沿着前后方向，依次沿左右端交错设置，即假设当前栅极沟槽302的左端延伸进入到栅极接触区310并与栅极总线312连接，则沿着从前至后的方向，下一条栅极沟槽302的右端延伸进入到栅极接触区310并与栅极总线312连接，再下一条栅极沟槽302的左端延伸进入到栅极接触区310并与栅极总线312连接，以此类推。
35.专利文献1中的基区接触区306作为一个灵活设计区域，其可以用作沟槽或重掺杂基区，为设计提供灵活性。可以知道，当基区接触区306作为重掺杂基区，由于源极接触孔308同时接触基区接触区306和n+区，可以实现基区与n+区的短接。但是当所述基区接触区306为沟槽时，需要在相邻的虚栅沟槽303和栅极沟槽302之间的基区设置有重掺杂基区；并且设计基区接触孔，所述基区接触孔覆盖于所述重掺杂基区之上，所述基区接触孔与所述重掺杂基区接触部分的宽度小于重掺杂基区的宽度，基区接触孔与源极金属313连接，实现基区与n+区的短接。
36.如图4所示，在一个示例中，所述n型层3031宽度大于p型层3032宽度，并且p型层3032为p+层，n型层3031为n-层。由于虚栅接触孔307仅与n型层3031接触，所以应当保证n型层3031宽度大一些，使得虚栅接触孔307仅覆盖在n型层3031上，不会误触p型层3032。但是由于虚栅沟槽303整体宽度是一定的，增大n型层3031宽度意味着p型层3032宽度要调小，p型层3032宽度太小，可能会使得分布于p型层3032的耗尽层400占据整个p型层3032，直接与绝缘层3033接触，而分布在p型层3032的耗尽层400由于扩散作用积聚了大量负电荷，这些负电荷可能隔着绝缘层3033吸引虚栅沟槽303外部的基区多子向虚栅沟槽303移动（称之为耗尽层400穿通现象），进而引发产生热应力。因此，还需要使得p型层3032为p+层，n型层3031为n-层，由于n型层3031掺杂低，耗尽层400主要分布于p型层3032中，即使p型层3032窄一些也能避免耗尽层400穿通现象。具体的，所述n型层3031宽度与p型层3032宽度之比大于2:1。例如，2.5：1或3：1，本发明不做限定。
37.实施例2参照图5和图6，本实施例提供了一种半导体功率器件版图，包括栅极沟槽302、虚栅沟槽303、基区接触区306、虚栅接触孔307和源极接触孔308，所述栅极沟槽302为连续条形栅极沟槽302，中部为折线结构，两端延伸进入栅极接触区310并与栅极总线312连接；所述虚栅沟槽303为连续条形虚栅沟槽303，位于以每相邻两条所述栅极沟槽302为一组的相邻两个所述栅极沟槽302之间，与所述栅极沟槽302平行；所述基区接触区306为连续条形基区接触区306，位于以每相邻两条所述栅极沟槽302为一组的相邻两个所述栅极沟槽302之间，并与所述栅极沟槽302平行；所述源极接触孔308为连续条形源极接触孔308，覆盖于所述基区接触区306之上，宽度大于所述基区接触区306宽度，长度小于所述基区接触区306的长度；所述虚栅沟槽303从内至外依次包括多晶硅层3034、内绝缘层3035、金属层3036和外绝缘层3037，所述内绝缘层3035包围在多晶硅层3034外侧，所述金属层3036包围在内绝缘层3035外侧，所述外绝缘层3037包围在金属层3036外侧；所述虚栅接触孔307覆盖于所述多晶硅层之上，所述虚栅接触孔307与多晶硅层接触部分的宽度小于所述多晶硅层3034的宽度。
38.进一步，如图8a所示，沿左右方向延伸的栅极总线312与栅极金属301连接，沿前后方向延伸的栅极总线312有多根，具体数量由芯片大小和封装要求而定，沿前后方向延伸的
各栅极总线3112直接连接在栅极金属301上或通过左右方向的栅极总线312连接到栅极金属301上，具有折线结构的栅极沟槽302整体上沿左右方向延伸，虚栅沟槽303与栅极沟槽302平行，两端浮空，终端304环绕于整个芯片周围。如图3所示，基区接触区306位于两个栅极沟槽302之间，器件基区和源区通过源极接触孔308与源极金属313连接，虚栅沟槽303则通过虚栅接触孔307与源极金属313连接，栅极沟槽302两端延伸进入p+栅极接触区310，其上与多晶硅栅309相连，多晶硅栅309通过栅极接触孔311连接于栅极总线312上。
39.如图4所示，本实施例相较于专利文献1的改进在于，一方面，将虚栅接触孔307与虚栅沟槽303接触部分的宽度设置为小于虚栅沟槽303的宽度，即虚栅接触孔307与多晶硅层接触部分的宽度设置为小于所述多晶硅层的宽度，使得带负电的虚栅接触孔307无法直接接触p区，不存在专利文献1中吸引p区中的多子大范围大规模向虚栅接触孔307移动的问题。由于虚栅接触孔307不再接触p区，为了使得p区与n+区保持短接，将基区接触区306设置为重掺杂基区，即p+区，如图5所示，基区接触区306与n+区通过源极接触孔308短接。
40.在一个示例中，如图8a和8b所示，相较于专利文献1，本实施例无需形成用于包围虚栅沟槽303的封闭区域，可以去除沿前后方向设置的短边栅极沟槽302，降低了米勒电容。由于取消了用于包围虚栅沟槽303的封闭区域结构，虚栅沟槽303的结构需要进行改进，具体的，虚栅沟槽303从内至外依次包括多晶硅层3034、内绝缘层3035、金属层3036和外绝缘层3037，所述内绝缘层3035包围在多晶硅层3034外侧，所述金属层3036包围在内绝缘层3035外侧，所述外绝缘层3037包围在金属层3036外侧。金属层3036具体可以是由铜金属或其他导电的金属材料形成，多晶硅层3034与源极金属313导通会产生自内绝缘层3035指向多晶硅层3034的电场，而金属层3036的存在可以阻挡该电场吸引基区的空穴向虚栅沟槽303移动，即能够在不需要额外增加沟槽的情况下，限制多子在基区的移动，以降低芯片上的热应力。
41.在另一个示例中，如图9a和9b所示，还可以进一步缩短栅极沟槽302的长度。每条栅极沟槽302仅有一端延伸进入栅极接触区310并与栅极总线312连接，另一端为悬空，无需延伸进入栅极接触区310也无需与栅极总线312连接。可以理解的是，由于缩短了栅极沟槽302的长度，进一步降低了米勒电容，并且减小翘曲的几率。具体的，如图9a和9b所示，相邻的每条栅极沟槽302延伸进入到栅极接触区310并与栅极总线312连接的一端沿着前后方向，依次沿左右端交错设置，即假设当前栅极沟槽302的左端延伸进入到栅极接触区310并与栅极总线312连接，则沿着从前至后的方向，下一条栅极沟槽302的右端延伸进入到栅极接触区310并与栅极总线312连接，再下一条栅极沟槽302的左端延伸进入到栅极接触区310并与栅极总线312连接，以此类推。
42.专利文献1中的基区接触区306作为一个灵活设计区域，其可以用作沟槽或重掺杂基区，为设计提供灵活性。可以知道，当基区接触区306作为重掺杂基区，由于源极接触孔308同时接触基区接触区306和n+区，可以实现基区与n+区的短接。但是当所述基区接触区306为沟槽时，需要在相邻的虚栅沟槽303和栅极沟槽302之间的基区设置有重掺杂基区；并且设计基区接触孔，所述基区接触孔覆盖于所述重掺杂基区之上，所述基区接触孔与所述重掺杂基区接触部分的宽度小于重掺杂基区的宽度，基区接触孔与源极金属313连接，实现基区与n+区的短接。
43.实施例3
参照图7，本实施例提供了一种半导体功率器件版图，包括栅极沟槽302、虚栅沟槽303、基区接触区306、虚栅接触孔307和源极接触孔308，所述栅极沟槽302为连续条形栅极沟槽302，中部为折线结构，两端延伸进入栅极接触区310并与栅极总线312连接；所述虚栅沟槽303为连续条形虚栅沟槽303，位于以每相邻两条所述栅极沟槽302为一组的相邻两个所述栅极沟槽302之间，与所述栅极沟槽302平行；所述基区接触区306为连续条形基区接触区306，位于以每相邻两条所述栅极沟槽302为一组的相邻两个所述栅极沟槽302之间，并与所述栅极沟槽302平行；所述源极接触孔308为连续条形源极接触孔308，覆盖于所述基区接触区306之上，宽度大于所述基区接触区306宽度，长度小于所述基区接触区306的长度；所述虚栅接触孔307位于所述虚栅沟槽303上，宽度大于所述虚栅沟槽303的宽度；基区与所述虚栅接触孔307以及虚栅沟槽303接触的区域全都形成重掺杂基区305。
44.进一步，如图8a和8b所示，沿左右方向延伸的栅极总线312与栅极金属301连接，沿前后方向延伸的栅极总线312有多根，具体数量由芯片大小和封装要求而定，沿前后方向延伸的各栅极总线3112直接连接在栅极金属301上或通过左右方向的栅极总线312连接到栅极金属301上，具有折线结构的栅极沟槽302整体上沿左右方向延伸，虚栅沟槽303与栅极沟槽302平行，两端浮空，终端304环绕于整个芯片周围。如图7所示，基区接触区306位于两个栅极沟槽302之间，器件基区和源区通过源极接触孔308与源极金属313连接，虚栅沟槽303则通过虚栅接触孔307与源极金属313连接，栅极沟槽302两端延伸进入p+栅极接触区310，其上与多晶硅栅309相连，多晶硅栅309通过栅极接触孔311连接于栅极总线312上。
45.如图7所示，虚栅沟槽303从内至外依次包括多晶硅层3038和包裹在多晶硅层3038外层的绝缘层3039，对于每一条虚栅沟槽303而言，在虚栅沟槽303两侧形成重掺杂基区305（即p+区），该重掺杂基区305将虚栅沟槽303以及虚栅接触孔307与基区接触的部分包围起来。可以理解的是，本实施例中，由于基区与所述虚栅接触孔307以及虚栅沟槽303接触的区域形成重掺杂基区305，当虚栅沟槽303与源极金属313连接并带上负电时，其电场会将重掺杂基区305的空穴吸引靠近虚栅沟槽303，由于包围在虚栅沟槽303以及虚栅接触孔307周围的重掺杂基区305空穴浓度高于基区，在重掺杂基区305有高浓度空穴，基区有低浓度空穴，该浓度差带来扩散效应，会阻碍基区的低浓度空穴向虚栅沟槽303以及虚栅接触孔307移动。即能够在不需要额外增加沟槽的情况下，限制多子在基区的移动，以降低芯片上的热应力。
46.在另一个示例中，如图9a和9b所示，还可以进一步缩短栅极沟槽302的长度。每条栅极沟槽302仅有一端延伸进入栅极接触区310并与栅极总线312连接，另一端为悬空，无需延伸进入栅极接触区310也无需与栅极总线312连接。可以理解的是，由于缩短了栅极沟槽302的长度，进一步降低了米勒电容，并且减小翘曲的几率。具体的，如图9a和9b所示，相邻的每条栅极沟槽302延伸进入到栅极接触区310并与栅极总线312连接的一端沿着前后方向，依次沿左右端交错设置，即假设当前栅极沟槽302的左端延伸进入到栅极接触区310并与栅极总线312连接，则沿着从前至后的方向，下一条栅极沟槽302的右端延伸进入到栅极接触区310并与栅极总线312连接，再下一条栅极沟槽302的左端延伸进入到栅极接触区310并与栅极总线312连接，以此类推。
47.专利文献1中的基区接触区306作为一个灵活设计区域，其可以用作沟槽或重掺杂基区，为设计提供灵活性。本示例中，将虚栅接触孔307接触的基区设置为重掺杂基区305，n
+区与源极接触孔308接触，源极接触孔308和虚栅接触孔307分布与源极金属313接触，所以可以实现基区与n+区的短接。当所述基区接触区306为沟槽时，无需像实施例1和2中额外设置基区接触孔。
48.对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。
49.最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

技术特征：
1.一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，其特征在于，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端或只有一端延伸进入栅极接触区并与栅极总线连接；所述虚栅沟槽为连续条形虚栅沟槽，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，与所述栅极沟槽平行；所述基区接触区为连续条形基区接触区，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度；所述虚栅沟槽从内至外依次包括n型层、p型层和绝缘层，所述p型层包围在n型层外侧，所述绝缘层包围在p型层外侧；所述虚栅接触孔覆盖于所述n型层之上，所述虚栅接触孔与n型层接触部分的宽度小于所述n型层的宽度。2.如权利要求1所述的半导体功率器件版图，其特征在于，所述n型层宽度大于p型层宽度，并且p型层为p+层，n型层为n-层。3.如权利要求2所述的半导体功率器件版图，其特征在于，所述n型层宽度与p型层宽度之比大于2:1。4.如权利要求1或2或3所述的半导体功率器件版图，其特征在于，所述基区接触区为重掺杂基区。5.如权利要求1或2或3所述的半导体功率器件版图，其特征在于，还包括基区接触孔；当所述基区接触区为沟槽时，在相邻的虚栅沟槽和栅极沟槽之间的基区设置有重掺杂基区；所述基区接触孔覆盖于所述重掺杂基区之上，所述基区接触孔与所述重掺杂基区接触部分的宽度小于重掺杂基区的宽度。6.一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，其特征在于，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端或只有一端延伸进入栅极接触区并与栅极总线连接；所述虚栅沟槽为连续条形虚栅沟槽，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，与所述栅极沟槽平行；所述基区接触区为连续条形基区接触区，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度；所述虚栅沟槽从内至外依次包括多晶硅层、内绝缘层、金属层和外绝缘层，所述内绝缘层包围在多晶硅层外侧，所述金属层包围在内绝缘层外侧，所述外绝缘层包围在金属层外侧；所述虚栅接触孔覆盖于所述多晶硅层之上，所述虚栅接触孔与多晶硅层接触部分的宽
度小于所述多晶硅层的宽度。7.如权利要求6所述的半导体功率器件版图，其特征在于，所述基区接触区为重掺杂基区。8.如权利要求6或7所述的半导体功率器件版图，其特征在于，还包括基区接触孔；当所述基区接触区用作沟槽时，在相邻的虚栅沟槽和栅极沟槽之间的基区设置有重掺杂基区；所述基区接触孔覆盖于所述重掺杂基区之上，所述基区接触孔与所述重掺杂基区接触部分的宽度小于重掺杂基区的宽度。9.一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，其特征在于，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端或只有一端延伸进入栅极接触区并与栅极总线连接；所述虚栅沟槽为连续条形虚栅沟槽，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，与所述栅极沟槽平行；所述基区接触区为连续条形基区接触区，位于以每相邻两条所述栅极沟槽为一组的相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度；所述虚栅接触孔位于所述虚栅沟槽上，宽度大于所述虚栅沟槽的宽度；基区与所述虚栅接触孔以及虚栅沟槽接触的区域形成重掺杂基区。

技术总结
本发明提供了一种半导体功率器件版图，该版图结构取消了利用栅极沟槽将虚栅沟槽包围的封闭结构，减少了栅极沟槽的数量和长度，降低了米勒电容，并且减小翘曲的几率。同时还能够在不需要额外增加沟槽的情况下，限制多子在基区的移动，降低了芯片上的热应力。降低了芯片上的热应力。降低了芯片上的热应力。


技术研发人员：黄泽军 江洪湖 蔡远飞 华俊武 于蒙蒙
受保护的技术使用者：深圳市锐骏半导体股份有限公司
技术研发日：2023.08.18
技术公布日：2023/9/19