一种具备SJSBD的SJVDMOS及制备方法与流程

一种具备sj sbd的sj vdmos及制备方法
技术领域
1.本发明涉及半导体技术领域，具体涉及一种具备sj sbd的sj vdmos及制备方法。


背景技术：

2.相较于以硅为代表的第一代半导体材料和以砷化镓为代表的第二代半导体材料，第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。sic mosfet是早已充分实现商品化的碳化硅器件。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。相对于其它第三代半导体(如gan)而言，碳化硅能够较方便的通过热氧化形成二氧化硅。所以碳化硅被认为是新一代高效能电力电子器件重要的发展方向，在新能源汽车、轨道交通、机车牵引、智能电网等领域具有广阔的应用前景。但是由于碳化硅的pn结自建电势差较大，开启电压高达3v，同样导致了较大的通态损耗。mosfet本身具有体二极管，该体二极管是由mosfet的pn结和mos结构组成的。当mosfet处于导通状态时，源极和漏极之间的电势差会使得pn结处于正向偏置状态，从而形成体二极管。体二极管的导通特性与普通二极管相似，但由于其结构的特殊性，其导通电压和反向漏电流都会受到mos管的控制。因此，mosfet的体二极管可以用于电源反向保护、电压检测、电压调整等应用场合。
3.sj vdmos经过行业内多年的研究，已经有一些厂商推出了商业化产品。在很多电路领域的应用情况中，大功率sj vdmos在各领域应用电路中都需要依靠体二极管形成续流回路，由于sic材料禁带宽度高，体二极管的开关速度很慢，压降大和反向恢复特性差，导致开关损耗大、开关速度慢。


技术实现要素：

本发明的目的是提供一种具备sj sbd的sj vdmos及制备方法，本发明的sj vdmos不仅具有常规超结功率器件的高耐压和低导通电阻的特性，还能够通过与sj sbd的整合，使得本发明的sj vdmos的开关速度远远大于常规sj vdmos，并且由于关闭时的浪涌电流不经过本发明的sj vdmos的体二极管，还能够增加本发明的sj vdmos的可靠度。
4.一种具备sj sbd的sj vdmos，包括：sj sbd；所述sj sbd的阳极与sj vdmos的源极连接；所述sj sbd的阴极与所述sj vdmos的漏极连接。
5.优选地，所述sj sbd包括：第一n-bal层；所述第一n-bal层位于第一p pillar和第一n+衬底之间；第一n-drift层与所述第一n-bal层和所述第一n+衬底形成导电通道。
6.优选地，所述sj vdmos包括：第二n-bal层；
所述第二n-bal层位于第二p pillar和第二n+衬底之间；第二n-drift层与所述第二n-bal层和所述第二n+衬底形成导电通道。
7.优选地，所述第一n-bal层的掺杂浓度小于所述第一n+衬底；所述第一n-bal层的掺杂浓度大于第一n-drift层。
8.优选地，所述第二n-bal层的掺杂浓度小于所述第二n+衬底；所述第二n-bal层的掺杂浓度大于所述第二n-drift层。
9.优选地，所述第一n-bal层的宽度最小为所述第一p pillar的宽度；所述第一n-bal层的宽度最大为所述第一p pillar的宽度与所述第一n-drift层的宽度之和。
10.优选地，所述第二n-bal层的宽度最小为所述第二p pillar的宽度；所述第二n-bal层的宽度最大为所述第二p pillar的宽度与所述第二n-drift层的宽度之和。
11.一种具备sj sbd的sj vdmos制备方法，包括：制备sj sbd；制备sj vdmos；将所述sj sbd的阳极与所述sj vdmos的源极连接，将所述sj sbd的阴极与所述sj vdmos的漏极连接。
12.优选地，所述制备sj sbd包括：在第一n+衬底上方外延一层第一n-drift层；在所述第一n-drift层中掺杂形成第一n-bal层；再次外延所述第一n-drift层，在所述第一n-bal层上方外延第一p pillar；在第一n-drift层和第一p pillar上方沉积肖特基金属作为阳极，在第一n+衬底下方沉积欧姆金属作为阴极。
13.优选地，所述制备sj vdmos包括：在第二n+衬底上方外延一层第二n-drift层；在所述第二n-drift层的两侧掺杂形成第二n-bal层；再次外延所述第二n-drift层，在所述第二n-bal层上方外延第二p pillar；在第二p pillar上方掺杂形成p-well区和n+区；沉积源极金属、漏极金属、栅极和层间介质。
14.sj vdmos由于体二极管的存在，导致了sj vdmos的开关速度很慢，开关损耗大，所以本发明将sj sbd与sj vdmos整合在一起，当sj vdmos关闭时，瞬间电流就会流向sj sbd，这样就可以加快sj vdmos的开关速度、降低了sj vdmos的开关损耗，并且由于关闭时的浪涌电流不经过sj vdmos的体二极管，增加了sj vdmos的可靠度。
附图说明
15.此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而
言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本发明的具备sj sbd的sj vdmos结构示意图；图2为本发明的具备sj sbd的sj vdmos制备流程方法示意图；图3为本发明的具备sj sbd的sj vdmos制备流程结构示意图；图4为本发明的sj sbd制备流程方法示意图；图5为本发明的sj sbd制备流程结构示意图；图6为本发明的sj vdmos制备流程方法示意图；图7为本发明的sj vdmos制备流程结构示意图。
具体实施方式
16.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
17.需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后
……
）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
18.另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
19.大功率sj vdmos在各领域应用电路中都需要依靠体二极管形成续流回路，由于sic材料禁带宽度高，体二极管的开关速度很慢，压降大和反向恢复特性差，导致开关损耗大、开关速度慢。 sj vdmos由于体二极管的存在，导致了sj vdmos的开关速度很慢，开关损耗大，所以本发明将sj sbd与sj vdmos整合在一起，当sj vdmos关闭时，瞬间电流就会流向sj sbd，这样就可以加快sj vdmos的开关速度、降低了sj vdmos的开关损耗，并且由于关闭时的浪涌电流不经过sj vdmos的体二极管，增加了sj vdmos的可靠度。
20.实施例1一种具备sj sbd的sj vdmos，参考图1，包括：sj sbd；sj sbd的阳极与sj vdmos的源极连接；sj sbd的阴极与sj vdmos的漏极连接。
21.常规的sj vdmos器件结构包括：源极金属、隔离介质 、n+源区、p型基区、p+体接触区、多晶硅栅电极、栅介质层、n-漂移区、n+衬底和漏极金属。sj vdmos器件经常作为开关器件使用，在低压硬开关电路中，sj vdmos器件中由p型基区、n-漂移区以及n+衬底组成寄生的pin二极管作为续流二极管，该二极管被称为体二极管，当vdmos工作于i-v特性曲线的第三象限时（源极电压高于漏极电压），体二极管导通工作，p型基区将对n-漂移区注入空穴，在n-漂移区中形成电荷的存储，在体二极管反向恢复时，需要先将这些存储电荷抽出，器件
bal层（n型底部辅助层）的掺杂浓度过高，则会导致第一p pillar无法耗尽第一n-bal层（n型底部辅助层）时，导通电阻就会变大，sj sbd的耐压能力也会减小，如果第一n-bal层（n型底部辅助层）的掺杂浓度过小，则会导致第一n-bal层（n型底部辅助层）提前被第一p pillar耗尽，无法形成由第一n-drift层、第一n-bal层（n型底部辅助层）和第一n+衬底构成的导电通道，也就无法增大sj sbd的导通电流的电流密度。
30.优选地，第二n-bal层的掺杂浓度小于第二n+衬底；第二n-bal层的掺杂浓度大于第二n-drift层。
31.第二n-bal层（n型底部辅助层）的掺杂浓度可以在小于第二n+衬底、大于第二n-drift层这个浓度范围区域调节，因为只有当第二n-bal层（n型底部辅助层）的掺杂浓度小于第二n+衬底、大于第二n-drift层时，才能够形成由第二n-drift层、第二n-bal层（n型底部辅助层）和第二n+衬底构成的导电通道。
32.具体的调节方式由第二p pillar的掺杂浓度决定，改变第二n-bal层（n型底部辅助层）的掺杂浓度的技术手段产生的技术效果与改变第二n-bal层（n型底部辅助层）的厚度和宽度产生的技术效果是类似的，增大或者减小第二n-bal层（n型底部辅助层）的掺杂浓度相当于增加或者减小第二n-bal层（n型底部辅助层）的掺杂浓度的宽度和厚度，如果第二n-bal层（n型底部辅助层）的掺杂浓度过高，则会导致第二p pillar无法耗尽第二n-bal层（n型底部辅助层）时，导通电阻就会变大，sj vdmos的耐压能力也会减小，如果第二n-bal层（n型底部辅助层）的掺杂浓度过小，则会导致第二n-bal层（n型底部辅助层）提前被第二p pillar耗尽，无法形成由第二n-drift层、第二n-bal层（n型底部辅助层）和第二n+衬底构成的导电通道，也就无法增大sj vdmos的导通电流的电流密度。
33.优选地，第一n-bal层的宽度最小为第一p pillar的宽度；第一n-bal层的宽度最大为第一p pillar的宽度与第一n-drift层的宽度之和。
34.第一n-bal层（n型底部辅助层）的宽度是可以根据第一n-drift层或者第一p pillar的浓度来改变的，第一n-bal层（n型底部辅助层）的宽度最优的结构是与第一p pillar的宽度相等，可选地，第一n-bal层（n型底部辅助层）的宽度可以在大于第一p pillar的宽度的同时小于第一p pillar的宽度与n-drift的宽度之和的范围自由变化，相当于第一n-bal层（n型底部辅助层）向第一n-drift层延伸，同样可以提高导电电流的电流密度，从而降低导通电阻，上述增加第一n-bal层（n型底部辅助层）的宽度的做法产生的技术效果类似于改变第一n-drift层的掺杂浓度的做法（提高第一n-drift层的掺杂浓度），但与改变整个第一n-drift层不同的是，在本发明实施例中，只改变了小部分第一n-drift层的掺杂浓度，以达到提高耐压与导通电阻的比值的技术效果。
35.显而易见的是，提高第一n-drift层的掺杂浓度会降低导通电阻并且减小sj sbd的耐压性能，因为当sj sbd接上反向偏压时，第一p pillar要耗尽宽度更宽的第一n-bal层（n型底部辅助层）要比耗尽宽度最小的第一n-bal层（n型底部辅助层）困难，所以会降低sj sbd的反向耐压性能，所以最终耐压与导通电阻的比值会比当第一n-bal层（n型底部辅助层）的宽度与第一p pillar的宽度相等时小，但是耐压与导通电阻的比值仍旧会比传统的sj sbd的大。
36.如果第一n-bal层（n型底部辅助层）的宽度设置为最大，那么在实际工艺生产中，具体步骤为：在n+衬底上方外延形成第一n-bal层（n型底部辅助层），然后在第一n-bal层（n
型底部辅助层）上方外延形成第一n-drift层和第一p pillar。将第一n-bal层（n型底部辅助层）的宽度设置为最小时，在实际工艺生产中，就是在第一n+衬底上方外延形成一层较薄的第一n-drift层，然后在形成的第一n-drift层的部分进行掺杂，从而形成第一n-bal层（n型底部辅助层），然后在原先形成的第一n-drift层的上方再次外延相同掺杂浓度的第一n-drift层，在第一n-bal层（n型底部辅助层）上方外延形成第一p pillar。
37.第一n-bal层（n型底部辅助层）的厚度也是可以根据第一p pillar的掺杂浓度调节的，如果第一p pillar的掺杂浓度较大，那么第一n-bal层（n型底部辅助层）的厚度也要相应增大，如果第一p pillar的掺杂浓度较小，那么第一n-bal层（n型底部辅助层）的厚度也要相应缩小。因为第一p pillar浓度大就会更容易耗尽第一n-bal层（n型底部辅助层），所以要将第一n-bal层（n型底部辅助层）的厚度设置的大一点，或者将第一n-bal层（n型底部辅助层）的掺杂浓度增大，如果第一n-bal层（n型底部辅助层）的厚度过小，那么则会提前被第一p pillar耗尽，无法形成由第一n-drift层、第一n-bal层（n型底部辅助层）和第一n+衬底构成的导电通道，如果第一n-bal层（n型底部辅助层）的厚度过大导致第一p pillar无法耗尽第一n-bal层（n型底部辅助层）时，导通电阻就会变大，sj sbd的耐压能力也会减小。
38.优选地，第二n-bal层的宽度最小为第二p pillar的宽度；第二n-bal层的宽度最大为第二p pillar的宽度与第二n-drift层的宽度之和。
39.第二n-bal层（n型底部辅助层）的宽度是可以根据第二n-drift层或者第二p pillar的浓度来改变的，第二n-bal层（n型底部辅助层）的宽度最优的结构是与第二p pillar的宽度相等，可选地，第二n-bal层（n型底部辅助层）的宽度可以在大于第二p pillar的宽度的同时小于第二p pillar的宽度与n-drift的宽度之和的范围自由变化，相当于第二n-bal层（n型底部辅助层）向第二n-drift层延伸，同样可以提高导电电流的电流密度，从而降低导通电阻，上述增加第二n-bal层（n型底部辅助层）的宽度的做法产生的技术效果类似于改变第二n-drift层的掺杂浓度的做法（提高第二n-drift层的掺杂浓度），但与改变整个第二n-drift层不同的是，在本发明实施例中，只改变了小部分第二n-drift层的掺杂浓度，以达到提高耐压与导通电阻的比值的技术效果。
40.显而易见的是，提高第二n-drift层的掺杂浓度会降低导通电阻并且减小sj vdmos的耐压性能，因为当sj vdmos接上反向偏压时，第二p pillar要耗尽宽度更宽的第二n-bal层（n型底部辅助层）要比耗尽宽度最小的第二n-bal层（n型底部辅助层）困难，所以会降低sj vdmos的反向耐压性能，所以最终耐压与导通电阻的比值会比当第二n-bal层（n型底部辅助层）的宽度与第二p pillar的宽度相等时小，但是耐压与导通电阻的比值仍旧会比传统的sj vdmos的大。
41.如果第二n-bal层（n型底部辅助层）的宽度设置为最大，那么在实际工艺生产中，具体步骤为：在n+衬底上方外延形成第二n-bal层（n型底部辅助层），然后在第二n-bal层（n型底部辅助层）上方外延形成第二n-drift层和第二p pillar。将第二n-bal层（n型底部辅助层）的宽度设置为最小时，在实际工艺生产中，就是在第二n+衬底上方外延形成一层较薄的第二n-drift层，然后在形成的第二n-drift层的部分进行掺杂，从而形成第二n-bal层（n型底部辅助层），然后在原先形成的第二n-drift层的上方再次外延相同掺杂浓度的第二n-drift层，在第二n-bal层（n型底部辅助层）上方外延形成第二p pillar。
42.第二n-bal层（n型底部辅助层）的厚度也是可以根据第二p pillar的掺杂浓度调
节的，如果第二p pillar的掺杂浓度较大，那么第二n-bal层（n型底部辅助层）的厚度也要相应增大，如果第二p pillar的掺杂浓度较小，那么第二n-bal层（n型底部辅助层）的厚度也要相应缩小。因为第二p pillar浓度大就会更容易耗尽第二n-bal层（n型底部辅助层），所以要将第二n-bal层（n型底部辅助层）的厚度设置的大一点，或者将第二n-bal层（n型底部辅助层）的掺杂浓度增大，如果第二n-bal层（n型底部辅助层）的厚度过小，那么则会提前被第二p pillar耗尽，无法形成由第二n-drift层、第二n-bal层（n型底部辅助层）和第二n+衬底构成的导电通道，如果第二n-bal层（n型底部辅助层）的厚度过大导致第二p pillar无法耗尽第二n-bal层（n型底部辅助层）时，导通电阻就会变大，sj vdmos的耐压能力也会减小。
43.实施例2一种具备sj sbd的sj vdmos制备方法，参考图2，3，包括：s100，制备sj sbd；与常规sj sbd不同的是，在本发明实施例中的sj sbd具有第一n-bal层（n型底部辅助层），第一n-bal层（n型底部辅助层）能够提高sj sbd导通电流的电流密度，使得sj sbd耐压与导通电阻的比值升高，提高了sj sbd的电气性能。
44.s200，制备sj vdmos；与常规sj vdmos不同的是，在本发明实施例中的sj vdmos具有第二n-bal层（n型底部辅助层），第二n-bal层（n型底部辅助层）能够提高sj vdmos导通电流的电流密度，使得sj vdmos耐压与导通电阻的比值升高，提高了sj vdmos的电气性能。s300，将sj sbd的阳极与sj vdmos的源极连接，将sj sbd的阴极与sj vdmos的漏极连接。
45.在本发明实施例中，sj sbd中的阳极金属与半导体形成的是肖特基接触，阴极金属与半导体形成的是欧姆接触，在sj sbd和sj vdmos分别制作完成后，将sj sbd的阳极与sj vdmos的源极连接，将sj sbd的阴极与sj vdmos的漏极连接在一起，最终制成具有sj sbd的sj vdmos。
46.优选地，参考图4，5，s100，制备sj sbd包括：s110，在第一n+衬底上方外延一层第一n-drift层；外延是半导体工艺中的一种，外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。mos晶体管的嵌入式源漏外延生长，led衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式可以分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
47.固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
48.气相外延的生长方法包括化学气相外延生长（cve）、分子束外延（ mbd)、原子层外（ale）等。在本发明实施例中，采用的是化学气相外延 (cve)来形成第一n-drift层。化学气相外延与化学气相沉积（cvd） 原理基本相同，都是利用气体混合后在晶片表面发生化学反
应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，cve 还能够用于外延硅片工艺和 mos 晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
49.s120，在第一n-drift层中掺杂形成第一n-bal层；本发明采用离子注入的方式在第一n-drift层中掺杂第一n-bal层（n型底部辅助层）。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中形成n-bal层（n型底部辅助层）。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。当离子以高能量撞击目标时，离子注入还会引起化学和物理变化，靶的晶体结构可能被高能碰撞级联破坏甚至破坏。
50.离子注入设备通常包括一个离子源和一个靶室，在离子源中产生所需元素的离子，在加速器中离子被静电加速成高能，在靶室中离子撞击到作为材料的靶上被植入。典型的离子能量在10至500 kev（1600-80000 aj）的范围内。可以使用1至10 kev（160-1600 aj）范围内的能量，但渗透率仅为几纳米或更小。也可以使用更高的能量：通常具有5 mev（800000 aj）的加速器。但是，通常会对靶标造成很大的结构破坏，并且由于深度分布较宽，因此靶标中任一点的净组成变化将很小。
51.s130，再次外延第一n-drift层，在第一n-bal层上方外延第一p pillar；为了节约生产成本，此步骤同样采用化学气相外延的方法形成第一n-drift层和第一p pillar。
52.s140，在第一n-drift层和第一p pillar上方沉积肖特基金属作为阳极，在第一n+衬底下方沉积欧姆金属作为阴极。
53.沉积工艺分为化学气相沉积（cvd）和物理气相沉积（pvd）。cvd是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（a），则先向沉积设备输入可生成物质（a）的两种气体（b和c），然后给气体施加能量，促使气体b和c发生化学反应。
54.pvd(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
55.化学气相沉积（cvd）和物理气相沉积（pvd）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶
段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积tic或tin，是向850~1100℃的反应室通入ticl4，h2，ch4等气体，经化学反应，在基体表面形成覆层。
56.优选地，参考图6，7，s200，制备sj vdmos包括：s210，在第二n+衬底上方外延一层第二n-drift层；在制备sj vdmos时，外延、掺杂、沉积金属的基本步骤都与制备sj sbd相同，不同的是，对于外延第二n-drift层的控制参数与第一n-drift层不同，需要根据实际情况进行调节。
57.外延是半导体工艺中的一种，外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。mos晶体管的嵌入式源漏外延生长，led衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式可以分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
58.固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
59.气相外延的生长方法包括化学气相外延生长（cve）、分子束外延（ mbd)、原子层外（ale）等。在本发明实施例中，采用的是化学气相外延 (cve)来形成第一n-drift层。化学气相外延与化学气相沉积（cvd） 原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，cve 还能够用于外延硅片工艺和 mos 晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
60.s220，在第二n-drift层的两侧掺杂形成第二n-bal层；离子注入形成第二n-bal层的离子浓度与第一n-bal层相同，但是第二n-bal层的范围与第一n-bal层的范围不同，需要根据实际情况进行调节。
61.本发明采用离子注入的方式在第一n-drift层中掺杂第一n-bal层（n型底部辅助层）。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中形成n-bal层（n型底部辅助层）。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。当离子以高能量
撞击目标时，离子注入还会引起化学和物理变化，靶的晶体结构可能被高能碰撞级联破坏甚至破坏。
62.离子注入设备通常包括一个离子源和一个靶室，在离子源中产生所需元素的离子，在加速器中离子被静电加速成高能，在靶室中离子撞击到作为材料的靶上被植入。典型的离子能量在10至500 kev（1600-80000 aj）的范围内。可以使用1至10 kev（160-1600 aj）范围内的能量，但渗透率仅为几纳米或更小。也可以使用更高的能量：通常具有5 mev（800000 aj）的加速器。但是，通常会对靶标造成很大的结构破坏，并且由于深度分布较宽，因此靶标中任一点的净组成变化将很小。
63.s230，再次外延第二n-drift层，在第二n-bal层上方外延第二p pillar；外延形成第二p pillar的离子浓度与第一p pillar相同，但是第二p pillar的范围与第一p pillar的范围不同，需要根据实际情况进行调节。
64.s240，在第二p pillar上方掺杂形成p-well区和n+区；在本发明实施例中，p-well区和n+区同样采用上述离子注入的方法形成。
65.s250，沉积源极金属、漏极金属、栅极和层间介质。
66.沉积工艺分为化学气相沉积（cvd）和物理气相沉积（pvd）。cvd是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（a），则先向沉积设备输入可生成物质（a）的两种气体（b和c），然后给气体施加能量，促使气体b和c发生化学反应。
67.pvd(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
68.化学气相沉积（cvd）和物理气相沉积（pvd）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积tic或tin，是向850~1100℃的反应室通入ticl4，h2，ch4等气体，经化学反应，在基体表面形成覆层。
69.sj vdmos由于体二极管的存在，导致了sj vdmos的开关速度很慢，开关损耗大，所以本发明将sj sbd与sj vdmos整合在一起，当sj vdmos关闭时，瞬间电流就会流向sj sbd，这样就可以加快sj vdmos的开关速度、降低了sj vdmos的开关损耗，并且由于关闭时的浪涌电流不经过sj vdmos的体二极管，增加了sj vdmos的可靠度。
70.以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种具备sj sbd的sj vdmos，其特征在于，包括：sj sbd；所述sj sbd的阳极与sj vdmos的源极连接；所述sj sbd的阴极与所述sj vdmos的漏极连接。2.根据权利要求1所述的一种具备sj sbd的sj vdmos，其特征在于，所述sj sbd包括：第一n-bal层；所述第一n-bal层位于第一p pillar和第一n+衬底之间；第一n-drift层与所述第一n-bal层和所述第一n+衬底形成导电通道。3.根据权利要求1所述的一种具备sj sbd的sj vdmos，其特征在于，所述sj vdmos包括：第二n-bal层；所述第二n-bal层位于第二p pillar和第二n+衬底之间；第二n-drift层与所述第二n-bal层和所述第二n+衬底形成导电通道。4.根据权利要求2所述的一种具备sj sbd的sj vdmos，其特征在于，所述第一n-bal层的掺杂浓度小于所述第一n+衬底；所述第一n-bal层的掺杂浓度大于第一n-drift层。5.根据权利要求3所述的一种具备sj sbd的sj vdmos，其特征在于，所述第二n-bal层的掺杂浓度小于所述第二n+衬底；所述第二n-bal层的掺杂浓度大于所述第二n-drift层。6.根据权利要求2所述的一种具备sj sbd的sj vdmos，其特征在于，所述第一n-bal层的宽度最小为所述第一p pillar的宽度；所述第一n-bal层的宽度最大为所述第一p pillar的宽度与所述第一n-drift层的宽度之和。7.根据权利要求3所述的一种具备sj sbd的sj vdmos，其特征在于，所述第二n-bal层的宽度最小为所述第二p pillar的宽度；所述第二n-bal层的宽度最大为所述第二p pillar的宽度与所述第二n-drift层的宽度之和。8.一种具备sj sbd的sj vdmos制备方法，其特征在于，包括：制备sj sbd；制备sj vdmos；将所述sj sbd的阳极与所述sj vdmos的源极连接，将所述sj sbd的阴极与所述sj vdmos的漏极连接。9.根据权利要求8所述的一种具备sj sbd的sj vdmos制备方法，其特征在于，所述制备sj sbd包括：在第一n+衬底上方外延一层第一n-drift层；在所述第一n-drift层中掺杂形成第一n-bal层；再次外延所述第一n-drift层，在所述第一n-bal层上方外延第一p pillar；在第一n-drift层和第一p pillar上方沉积肖特基金属作为阳极，在第一n+衬底下方沉积欧姆金属作为阴极。10.根据权利要求8所述的一种具备sj sbd的sj vdmos制备方法，其特征在于，所述制备sj vdmos包括：
在第二n+衬底上方外延一层第二n-drift层；在所述第二n-drift层的两侧掺杂形成第二n-bal层；再次外延所述第二n-drift层，在所述第二n-bal层上方外延第二p pillar；在第二p pillar上方掺杂形成p-well区和n+区；沉积源极金属、漏极金属、栅极和层间介质。

技术总结
本发明提供一种具备SJ SBD的SJ VDMOS及制备方法，该SJ VDMOS包括：SJ SBD；所述SJ SBD的阳极与SJ VDMOS的源极连接；所述SJ SBD的阴极与所述SJ VDMOS的漏极连接。本发明的SJ VDMOS不仅具有常规超结功率器件的高耐压和低导通电阻的特性，还能够通过与SJ SBD的整合，使得本发明的SJ VDMOS的开关速度远远大于常规SJ VDMOS，并且由于关闭时的浪涌电流不经过本发明的SJ VDMOS的体二极管，还能够增加本发明的SJ VDMOS的可靠度。VDMOS的可靠度。VDMOS的可靠度。


技术研发人员：吴龙江
受保护的技术使用者：深圳天狼芯半导体有限公司
技术研发日：2023.08.17
技术公布日：2023/9/20