使用双输入输出电压源的低功率存储器系统的制作方法

使用双输入输出电压源的低功率存储器系统
1.相关申请的交叉引用
2.本技术要求于2022年1月26日提交的题为“low power memory system using dual input-output voltage supplies”的美国专利申请第17/158,485号的优先权，该申请的全部内容通过引用并入本文用于所有目的。


背景技术：

3.下一代低功率双倍数据速率(lpddr)存储器(例如，lpddr6)可以提供高性能、低功率、有竞争力的存储器成本、各种封装类型和多源可用性的平衡，这对移动和非移动应用是具有吸引力的。


技术实现要素：

4.各种公开的方面可以包括用于使用双输入/输出(io)电压源的存储器系统的装置和方法。各个方面可以包括一种计算设备存储器系统，该计算设备存储器系统具有存储器设备、通信连接到存储器设备的存储器物理层、电连接到存储器设备和存储器物理层的第一输入/输出(io)电压源、以及电连接到存储器设备和存储器物理层的第二io电压源，其中存储器设备和物理层可以使用3电平脉冲幅度调制(pam)io方案来传送存储器事务的数据。
5.在一些方面，第一io电压源是第一专用io电压源，并且第二io电压源是第二专用io电压源。
6.在一些方面，第一io电压源是专用io电压源，并且第二io电压源是共享io电压源。
7.一些方面还可以包括第一核心电压源和第二核心电压源，其中第一核心电压源和第二核心电压源中的每个核心电压源电连接到存储器设备，并且其中共享io电压源电连接到第二核心电压源。
8.一些方面还可以包括第三核心电压源，其中第三核心电压源电连接到存储器设备，并且其中第二核心电压源的电压大于第三核心电压源的电压。
9.一些方面还可以包括第一核心电压源、第二核心电压源和第三核心电压源，其中第一核心电压源、第二核心电压源和第三核心电压源中的每个核心电压源电连接到存储器设备，其中共享io电压源电连接到第三核心电压源，并且其中第二核心电压源的电压大于第三核心电压源的电压。
10.在一些方面，第二io电压源的电压大于第一io电压源的电压。
11.在一些方面，存储器事务的数据是二进制数据，并且存储器设备和存储器物理层还可以使用第一io电压源和第二io电压源在二进制数据与3电平pam io方案信号之间进行转换。
12.在一些方面，该存储器设备可以对存储器事务的数据进行编码以生成3电平pam信号，并且通过根据经编码的数据控制第一io电压源、第二io电压源或地到存储器设备的组件的选择性电连接来生成3电平pam信号。
13.在一些方面，存储器物理层可以对存储器事务的数据进行编码以生成3电平pam信
号，并且通过根据经编码的数据控制第一io电压源、第二io电压源或地到存储器物理层的组件的选择性电连接来生成3电平pam信号。
14.各个方面包括计算设备，该计算设备具有用于执行上述计算设备的任何功能的部件。各个方面包括用于执行上述计算设备的任何功能的方法。
附图说明
15.并入本文并且构成本说明书的一部分的附图说明了各种实施例的示例实施例，并且与上面给出的一般描述和下面给出的详细描述一起用于解释权利要求的特征。
16.图1是图示适合于实现各种实施例的示例计算设备的组件框图。
17.图2a-图2c是图示用于实现各种实施例的使用双输入/输出(io)电压源的示例存储器系统的组件框图。
18.图3是图示用于实现各种实施例的示例双io电压3电平脉冲幅度调制(pam或pam-3)io结构的组件框图。
19.图4是图示用于实现各种实施例的示例双io电压3电平pam电压电平信号的信号时序图。
20.图5是图示用于实现各种实施例的3电平pam编码的示例的表。
21.图6a和图6b是图示用于实现各种实施例的3电平pam io方案的示例双io电压存储器系统接口的组件框图。
22.图7是图示用于实现各种实施例的3电平pam io方案的双io电压存储器系统接口中的信号分配的示例的一组表。
23.图8是图示根据一些实施例的用于双io电压3电平pam io的方法的过程流程图。
24.图9是图示适合于实现各种实施例的示例移动计算设备的组件框图。
25.图10是图示适合于实现各种实施例的示例移动计算设备的组件框图。
26.图11是图示适合于实现各种实施例的示例服务器的组件框图。
具体实施方式
27.将参考附图详细描述各种实施例。在可能的情况下，在整个附图中将使用相同的附图标记来指代相同或相似的部件。对特定示例和实现的引用是为了说明的目的，而不旨在限制权利要求的范围。
28.各种实施例包括用于使用双输入/输出(io)电压源的存储器系统的实现这样的方法的电路系统、方法和计算设备。一些实施例可以包括具有双输入/输出(io)电压源的存储器系统，其中片上系统(soc)的存储器接口和存储器设备的io块连接到双io电压源并且从双io电压源接收电压。一些实施例可以包括被配置为使用双io电压来实现3电平脉冲幅度调制(pam或pam-3)的io结构。
29.术语“计算设备”和“移动设备”在本文中可互换使用，以指代以下中的任何一个或全部：蜂窝电话、智能电话、个人或移动多媒体播放器、个人数据助理(pda)、笔记本电脑、平板电脑、可转换笔记本电脑/平板电脑(二合一电脑)、智能本、超级本、上网本、掌上电脑，无线电子邮件接收器、支持多媒体互联网的蜂窝电话、移动游戏控制台、无线游戏控制器、以及包括存储器和可编程处理器的类似个人电子设备。术语“计算设备”还可以指代固定计算
设备，包括个人计算机、台式计算机、一体式计算机、工作站、超级计算机、大型计算机、嵌入式计算机、服务器、家庭影院计算机和游戏机。
30.形容词“高”、“较高”、“低”和“较低”在本文中用作相对术语，以区分表征各个方面的不同水平的电压或功率需求，诸如电压源、io方案、存储器系统等。例如，在以下对各种实施例的描述中，存储器系统中包括的在电压电平方面不同的两个电压源可以被区分为“高电压源”和“低电压源”。术语“高”、“较高”、“低”和“较低”并不旨在指示或暗示所表征的方面的特定电平值。例如，“高电压源”的电压可以与“低电压源”的电压相差一伏、两伏或几伏。
31.本文中描述的实施例包括使用双io电压源来实现3电平pam io方案的存储器系统，与常规存储器系统相比，该存储器系统能够提高性能并且降低功率需求。存储器系统可以包括soc的存储器接口和存储器设备的io块，存储器设备连接到双io电压源并且被配置为从双io电压源接收电压。在一些实施例中，双io电压源可以包括两个专用io电压源。在一些实施例中，双io电压源可以包括专用io电压源和共享io电压源。共享io电压源可以包括存储器设备的核心电压源。在一些实施例中，共享io电压源可以包括存储器设备的核心高电压源。在一些实施例中，共享io电压源可以包括存储器设备的核心低电压源。如本文中使用的，术语“io电压源”是指连接到存储器设备的io块的电压源。如本文中使用的，术语“核心电压源”是指连接到存储器设备的内部电路系统的电压源，该存储器设备可以包括例如存储器位单元阵列。如本文中使用的，术语“共享io电压源”是指连接到io块和核心电压源的电压源。
32.在一些实施例中，存储器设备的io块可以包括被配置为控制用于实现3电平pam io方案的信号输出的结构。io块可以是例如3电平脉冲幅度调制器。io块可以接收数据信号并且将数据信号编码为发射器输入信号。io块可以解释发射器输入信号，并且控制从被配置为表示3电平pam io方案的信号状态的双io电压源提供给io块的电压的选择和输出。在一些实施例中，io块还可以接收3电平pam信号，并且包括被配置为将3电平pam信号转换为数据信号并且输出数据信号的结构。在一些实施例中，io块可以将3电平pam信号与电压参考信号进行比较，电压参考信号可以生成和输出接收器输出信号。io块可以对接收器输出信号进行解码，并且生成和输出数据信号。
33.在一些实施例中，可以支持系统纠错码(ecc)、链路ecc或其他系统功能，以增强存储器系统的可靠性和稳定性。ecc或其他系统功能值可以与数据信号一起被编码和解码，作为3电平pam io方案的一部分。
34.与两io信令电平(例如，高和低)方案相比，通过增加在这种通信中使用的io信令电平的数目，使用双io电压源来实现3电平pam io方案允许增加用于与存储器设备通信的带宽。虽然提供比现有低功率双数据速率存储器(lpddr)规范(例如，lpddr5)更高的存储器系统带宽，但io信令电平增加，并且双列(dual rank)支持允许很多系统所需要的灵活存储器封装选项和配置，而无需显著的成本开销。
35.此外，本文中描述的实施例提供了使用io方案的存储器系统，该io方案比常规的单io电压3电平pam方案存储器系统消耗更少的功率。通过在现有较高io电压源之外还使用较低电压io电压源，可以降低总体存储器系统功耗，因为较高io电压源可以不经常使用，例如当使用较低电压io电压源时。此外，在一些实施例中，通过与双io电压源中的一个共享存
储器核心电压源，可以没有进一步的系统成本开销来支持存储器系统中的附加io电压源。
36.本文中描述的一些实施例可以通过提供高性能存储器系统而特别适用于用户设备、移动计算、汽车和人工智能系统的存储器子系统和存储器设备。特别地，各种实施例可以利用在移动设备或非移动计算设备中使用的下一代lpddr规范(lpddr6)和相关联的双倍数据速率存储器(ddr)物理层(phy)芯片组来实现。
37.图1图示了包括适合于与各种实施例一起使用的计算设备10的系统。计算设备10可以包括片上系统(soc)12，片上系统12具有处理器14、存储器16、存储器物理层34、通信接口18、存储存储器接口20、时钟控制器30和互连32。计算设备10还可以包括通信组件22，诸如有线或无线调制解调器、存储存储器24、用于建立无线通信链路的天线26、电源管理器28和存储器36。处理器14可以包括各种处理设备中的任何一种，例如多个处理器核。
38.本文中使用术语“片上系统”(soc)来指代一组互连的电子电路，通常包括但不限于处理设备、存储器和通信接口。处理设备可以包括各种不同类型的处理器14和处理器核，诸如通用处理器、中央处理单元(cpu)、数字信号处理器(dsp)、图形处理单元(gpu)、加速处理单元(apu)、安全处理单元(spu)、神经网络处理单元(npu)、计算设备的特定组件的子系统处理器(诸如用于相机子系统的图像处理器或用于显示器的显示处理器)、辅助处理器、单核处理器、多核处理器、控制器和微控制器。处理设备可以进一步体现其他硬件和硬件组合，诸如现场可编程门阵列(fpga)、专用集成电路(asic)、其他可编程逻辑设备、离散门逻辑、晶体管逻辑、性能监测硬件、看门狗硬件和时间参考。集成电路可以被配置为使得集成电路的组件位于诸如硅等单片半导体材料上。
39.soc 12可以包括一个或多个处理器14。计算设备10可以包括多于一个的soc 12，从而增加处理器14和处理器核的数目。计算设备10还可以包括与soc 12不相关联的处理器14。处理器14可以各自被配置用于与计算设备10的其他处理器14相同或不同的特定目的。相同或不同配置的处理器14和处理器核中的一个或多个可以被分组在一起。一组处理器14或处理器核可以称为多处理器集群。
40.计算设备10可以包括任何数目和组合的存储器，诸如与soc 12成一体的存储器16和与soc 12分离的存储器36。存储器16、36中的任何一个处理器可以是易失性或非易失性存储器，其被配置用于存储数据和处理器可执行代码以供处理器14访问。计算设备10和/或soc 12可以包括被配置用于各种目的的一个或多个存储器16、36。一个或多个存储器16、36可以包括易失性存储器，诸如随机存取存储器(ram)或主存储器，包括诸如存储器16等静态ram(sram)、诸如存储器36等动态ram(dram)、或高速缓冲存储器。这些存储器16、34可以被配置为临时保持从数据传感器或子系统接收的有限量的数据、基于各种因素预期将来访问的从非易失性存储器16、24、36加载到存储器16、34的向非易失性存储器16、24、36请求的数据和/或处理器可执行代码指令、和/或由处理器14产生的并且临时存储以供将来快速访问而没有存储在非易失性存储器16、24、36中的中间处理数据和/或处理器可执行代码指令。存储器16、36可以被配置为将数据和处理器可执行代码存储在存储器16、36的被配置为存储用于安全计算操作的数据和处理器可执行代码的部分(在本文中称为安全部分)中。存储器16、36可以被配置为将数据和处理器可执行代码存储在存储器16、36的被配置为存储用于非安全计算操作的数据和处理器可执行代码的部分(在本文中称为非安全部分)中。
41.存储器物理层34可以与存储器36协同工作，以使得计算设备10能够在存储器36上
存储和从存储器36中检索数据和处理器可执行代码。存储器物理层34可以控制对存储存储器36的访问，并且允许处理器14从存储器36中读取数据和向存储器36中写入数据。
42.存储存储器接口20和存储存储器24可以协同工作，以允许计算设备10将数据和处理器可执行代码存储在非易失性存储介质上。存储存储器24可以被配置为非常类似于存储器16的实施例，其中存储存储器24可以存储数据或处理器可执行代码以供一个或多个处理器14访问。非易失性的存储存储器24可以在计算设备10的电源关闭之后保留信息。当电源重新打开并且计算设备10重新启动时，存储在存储存储器24上的信息对计算设备10可以是可用的。存储存储器接口20可以控制对存储存储器24的访问，并且允许处理器14从存储存储器24中读取数据和向存储存储器24中写入数据。
43.电源管理器28可以被配置为控制到soc 12的组件的功率状态和/或功率传输。在一些实施例中，电源管理器28可以被配置为向soc 12的组件发信号通知功率状态，以提示soc 12的组件转变到发信号通知的功率状态。在一些实施例中，电源管理器28可以被配置为控制提供给soc 12的组件的功率量。例如，电源管理器28可以被配置为控制soc 12的组件与电源轨(未示出)之间的连接。作为另一示例，电源管理器28可以被配置为控制连接到soc 12的组件的电源轨上的功率量。
44.时钟控制器30可以被配置为控制传输到soc 12的组件的时钟信号。在一些实施例中，时钟控制器30可以被配置为向soc 12的组件发信号通知时钟状态(诸如选通或非选通)，以提示soc 12的组件转变到该时钟状态。例如，soc 12的组件可以通过与时钟信号断开连接来响应于从时钟控制器30接收到选通时钟状态信号而转变到选通时钟状态，并且可以通过连接到时钟信号来响应于从时钟控制器30接收到未选通时钟状态信号而转变到未选通时钟状态。在一些实施例中，时钟控制器30可以被配置为控制到soc 12的组件的时钟信号。例如，时钟控制器30可以将soc 12的组件与时钟信号断开连接以使soc 12的组件转变到选通时钟状态，并且可以将soc 12的组件连接到时钟信号以使soc 12的组件转变到非选通时钟状态。
45.互连32可以是被配置为通信连接soc 12的组件的通信结构，诸如通信总线。互连32可以在soc 12的组件之间传输信号。在一些实施例中，互连32可以被配置为通过控制信号的时序和/或传输路径来控制soc 12的组件之间的信号。
46.计算设备10和/或soc 12的一些或全部组件可以不同地布置和/或组合，同时仍然服务于各种实施例的功能。计算设备10可以不限于每个组件中的一个组件，并且每个组件的多个实例可以被包括在计算设备10的各种配置中。
47.图2a-图2c图示了用于实现各种实施例的使用双输入/输出(io)电压源的存储器系统的示例。参考图1-图2c，存储器系统200a、200b、200c可以全部或部分地集成到soc(例如，图1中的soc 12)。存储器系统200a、200b、200c可以包括存储器控制器204、存储器物理层206、任何数目和组合的存储器设备208(例如，图1中的存储器16、24)、以及电源管理集成电路(pmic)210(例如，图1中的电源管理器28)。存储器设备208还可以包括io块212、以及任何数目和组合的存储体214。io块212可以是例如3电平脉冲幅度调制器。
48.pmic 210可以被配置为控制和/或提供电压到存储器设备208和存储器物理层206。pmic 210可以经由核心电压源216a、216b、216c(其也可以被称为轨道、线路等)来进行到存储器设备208的电压的控制和/或提供。在一些实施例中，核心电压源216a、216b、216c
可以包括第一核心电压源216a和第二核心电压源216b和/或第三核心电压源216c。核心电压源216a、216b、216c可以电连接到存储器设备208的内部电路系统，诸如存储体214或存储体214的存储器位单元阵列(未图示)。核心电压源216a、216b、216c可以彼此不同地配置，以单独或以任何组合提供存储器设备208执行任何数目和组合的功能所需要的电压，包括存储、读取、写入和/或保留数据。在一些实施例中，核心电压源216a、216b、216c可以彼此不同地配置，以单独或以任何组合提供存储器设备208以不同速度和/或针对存储器设备208的不同大小的部分执行任何数目和组合的各种功能所需要的电压。在包括两个核心电压源216a、216b的示例中，第一核心电压源216a可以大于第二核心电压源216b。在包括三个核心电压源216a、216b、216c的示例中，第一核心电压源216a可以大于第二核心电压源216b，并且第二核心电压源216b可以大于第三核心电压源216c。作为具体和非限制性示例，诸如根据联合电子器件工程委员会(jedec)lpddr5规范，第一核心电压源216a可以是大约1.8v，并且第二核心电压源216b可以是大约1.05v。作为另一具体和非限制性示例，诸如根据jedec lpddr5规范，第一核心电压源216a可以是大约1.8v，第二核心电压源216b可以是大约1.05v，并且第三核心电压源216c可以是大约0.9v。
49.pmic 210可以经由io电压源218a、218b(其也可以称为轨道、线路等)来进行到存储器设备208和存储器物理层206的电压的控制和/或提供。io电压源218a、218b在本文中可以一起称为双io电压源。双io电压源218a、218b可以包括高io电压源和低io电压源，其中高io电压源提供比低io电压源更高的电压。经由双io电压源218a、218b提供给存储器设备208和存储器物理层206的电压可以使得存储器系统200a、200b、200c能够实现3电平pam io方案。在一些实施例中，经由双io电压源218a、218b提供给存储器设备208的电压可以被提供给存储器设备208的io块212，以使得存储器设备能够实现如本文中描述的3电平pam io方案。
50.存储器设备208和存储器物理层206可以经由通信总线220通信连接。通信总线220可以被配置为向存储器物理层206传输用于实现存储器设备208之间的存储器事务的信号和数据。例如，通信总线220可以包括用于传输数据、时钟信号、命令和地址信息等的任何数目和组合的总线或线路。在一些实施例中，通信总线220可以通信连接在soc与soc外部的存储器设备208之间。在一些实施例中，与使用单io电压源的io方案(诸如3电平pam io方案)相比，使用双io电压源218a、218b实现3电平pam i/o方案可以降低用于执行相同存储器事务的功率。双io电压源218a、218b中的低io电压源可以提供比单io电压源更低的电压，并且使用低io电压源来执行与单io电压源相同的存储器事务可以使得存储器设备208能够使用比使用单io电压源的电压来执行事务更少的功率。在一些实施例中，与使用单io电压源的io方案相比，使用双io电压源218a、218b实现3电平pam io方案可以增加用于执行相同存储器事务的存储器系统带宽。与使用单io电压源的其他io方案相比，基于双io电压源218a、218b，3电平pam io方案可以使用更多数目的信号状态(在本文中统称为状态)来实现。与使用单io电压源的其他io方案相比，更大数目的信号状态使得能够在通信总线220上以3电平pam信号对更大量的数据和信息进行编码。
51.在一些实施例中，存储器系统200a、200b、200c可以从任何数目和组合的处理器202a、202b、202c(例如，图1中的处理器14)接收存储器事务。存储器系统200a、200b、200c可以执行从处理器202a、202b、202c接收的存储器事务，和/或将所执行的存储器事务的响应
提供给处理器202a，202b、202c。
52.在图2a所示的示例中，存储器系统200a可以包括提供两个电压电平的专用io电压源218a、218b。pmic 210可以经由双io电压源218a、218b中的单独的电压源来控制和/或提供到存储器设备208和存储器物理层206的专用双io电压源218a和218b中的每个专用双io电压源的指定电压。
53.在图2b所示的示例中，存储器系统200c可以包括共享io电压源218a和专用io电压源218b，该组合提供两个电压电平。共享io电压源218a可以通过与第二核心电压源216b的电连接与第二核心电压源216b共享公共电压。pmic 210可以经由对第二核心电压源216b上的指定电压的控制和/或提供来进行到存储器设备208和存储器物理层206的共享双io电压源218a的指定电压的控制和/或提供。pmic 210可以经由单独的专用io电压源218b来进行到存储器设备208和存储器物理层206的专用io电压源218b的指定电压的控制和/或提供。
54.在图2c所示的示例中，存储器系统200c可以包括共享io电压源218a和专用io电压源218b，该组合提供两个电压电平。共享io电压源218a可以通过到第三核心电压源216c的电连接与第三核心电压源216c共享公共电压。pmic 210可以经由对第三核心电压源216c上的指定电压的控制和/或提供来进行到存储器设备208和存储器物理层206的共享双io电压源218a的指定电压的控制和/或提供。pmic 210可以经由个体专用io电压源218b来进行到存储器设备208和存储器物理层206的专用io电压源218b的指定电压的控制和/或提供。
55.图3是图示用于实现各种实施例的示例双io电压3电平pam io结构的电路框图。参考图1-图3，双io电压3电平pam io结构300(例如，图2a-图2c中的存储器物理层206、io块212)可以包括编码器302、解码器304、以及任何数目和组合的3电平pam发射器306a、306b和3电平pam接收器308a、308b。在一些实施例中，双io电压3电平pam io结构300可以包括两个3电平pam发射器306a、306b和两个3电平pam接收器308a、308b。3电平pam发射器306a、306b可以电连接到双io电压源218a、218b。在一些实施例中，双io电压源218a、218b可以是两个专用io电压源218a、218b。在一些实施例中，双io电压源218a、218b可以是共享io电压源218a和专用io电压源218b。在一些实施例中，3电平pam发射器306a、306b和3电平pam接收器308a、308b可以通信连接。
56.经由输入316，编码器302可以接收数据和/或信息，以作为存储器事务的一部分进行传输。编码器302可以接收数据和/或信息作为二进制信号。编码器302可以将二进制信号编码为用于生成3电平pam信号的发射器输入信号。例如，编码器302可以将三个二进制信号编码为用于两个3电平pam发射器306a、306b的发射器输入信号。发射器输入信号可以由编码器302输出到3电平pam发射器306a、306b。
57.3电平pam发射器306a、306b可以从编码器302接收发射器输入信号，并且生成和输出3电平pam信号。3电平pam发射器306a、306b可以包括预驱动器310a、310b、上拉电路312a、312b、312c、312d(其在本文中称为“上拉”)、以及下拉电路314a、314b(其在下文中称为“下拉”)。上拉312a、312b、312c、312d可以电连接到双io电压源218a、218b。例如，上拉312a、312b、312c、312d可以各自电连接到双io电压源218a、218b中的一个双io电压源，并且相同的3电平pam发射器306a、306b的上拉312a、312b、312c、312d可以各自电连接到双io电压源218a、218b中的不同的一个双io电压源。作为另一示例，上拉312a、312c可以电连接到io电压源218a，并且上拉312b、312d可以电连接到io电压源218b。下拉314a、314b可以经由上拉
312a、312b、312c、312d选择性地电连接到双io电压源218a、218b。例如，下拉314a可以经由上拉312a选择性地电连接到io电压源218a，并且经由上拉312b选择性地电连接到i/o电压源218b。下拉314b可以经由上拉312c选择性地电连接到io电压源218a，并且经由上拉312d选择性地电连接到i/o电压源218b。
58.3电平pam发射器306a、306b可以经由输出322a、322b输出3电平pam信号。输出322a、322b可以经由上拉312a、312b、312c、312d选择性地电连接到双io电压源218a、218b，并且经由下拉314a、314b选择性地电连接到地。例如，输出322a可以经由上拉312a选择性地电连接到io电压源218a，经由上拉312b选择性地电连接到i/o电压源218b，并且经由下拉314a选择性地电连接到地。输出322b可以经由上拉312c选择性地电连接到io电压源218a，经由上拉312d选择性地电连接到i/o电压源218b，并且经由下拉314b选择性地电连接到地。
59.预驱动器310a、310b可以解释接收到的发射器输入信号，并且相应地控制上拉312a、312b、312c、312d和下拉314a、314b，以将输出322a、322b选择性地电连接到双io电压源218a、218b或地，以生成和输出状态信号。例如，预驱动器310a可以解释接收的发射器输入信号，并且相应地控制上拉312a、312b和下拉314a，以将输出322a选择性地电连接到双io电压源218a、218b或地。预驱动器310b可以解释接收的发射器输入信号，并且相应地控制上拉312c、312d和下拉314b，以将输出322b选择性地电连接到双io电压源218a、218b或地。
60.在一些实施例中，基于输出322a、322b与双io电压源218a、218b或地的选择性连接，3电平pam发射器306a、306b可以生成和输出多达9个状态信号。例如，每个3电平pam发射器306a、306b可以生成和输出三电平信号(例如，高“h”、中等“m”和低“l”)。由每个3电平pam发射器306a、306b输出的3电平pam信号可以被组合为多达9个状态信号中的任何一个。
61.3电平pam接收器308a、308b可以接收3电平pam信号，并且生成和输出接收器输出信号。3电平pam接收器308a、308b可以包括被配置为比较接收到的3电平pam信号和电压参考信号326a、326b的比较器电路324a、324b、324c、324d。例如，比较器电路324a、324c可以被配置为比较接收到的3电平pam信号的状态是否小于电压参考信号326a。作为另一示例，比较器电路324b、324d可以被配置为比较接收到的3电平pam信号的状态是否小于或大于电压参考信号326b。在这样的示例中，电压参考信号326a可以大于电压参考信号326b。比较的结果可以促使比较器电路324a、324b、324c、324d输出接收器输出信号，该接收器输出信号的值可以表示接收到的3电平pam信号的状态。
62.解码器304可以从3电平pam接收器308a、308b接收接收器输出信号，并且生成和输出存储器事务的数据和/或信息。解码器304可以对接收器输出信号进行解码，以生成由编码器302接收的二进制信号。解码器304可以经由输出318输出二进制信号。
63.在一些实施例中，输出3电平pam信号的编码器302和3电平pam发射器306a、306b、以及接收3电平pam信号的解码器304和3电平pam接收器308a、308b可以是不同的双io电压3电平pam io结构300的一部分。例如，编码器302和3电平pam发射器306a、306b可以是存储器物理层的一部分，并且解码器304和3电平pam接收器308a、308b可以是io块的一部分。作为另一示例，编码器302和3电平pam发射器306a、306b可以是io块的一部分，并且解码器304和3电平pam接收器308a、308b可以是存储器物理层的一部分。
64.图4图示了用于实现各种实施例的示例双io电压3电平pam时序图。参考图1-图4，时序图包括io电压1(例如，图2a-图3中的io电压源218a、218b中的一个io电压源的电压)、
io电压2(例如，在图2a-图3的io电压源218a、218b中的另一io电压源的电压)、接地电压(“gnd”)(例如，图3中的接地)、参考电压1(“vref 1”)(例如，图3中的参考电压信号326a、326b中的一个参考电压信号的电压)、以及参考电压2(“vref 2”)(例如，图3中的参考电压信号326a、326b中的另一参考电压信号的电压)。
65.如本文中所述，双io电压3电平pam io结构(例如，图3中的双io电压3电平pam io结构300)可以编码和输出和/或接收和解码3电平信号(例如，高“h”、中等“m”和低“l”)。信号的值可以取决于对3电平pam发射器(例如，图3中的3电平pam发射器306a、306b)到io电压源(例如，图2a-图3中的io电压源218a、218b)的选择性连接的控制。高信号可以由于与可以提供高电平电压(“电压1”)的高io电压源的选择性电连接。中等信号可以由于与可以提供中等电平电压(“电压2”)的低io电压源的选择性电连接。低信号可以由于到地的选择性地电连接。双io电压3电平pam io结构可以通过与vref1和/或vref2进行比较来确定3电平pam信号的类型、值、电平或状态。例如，双io电压3电平pam io结构的3电平pam接收器(例如，图3中的3电平pam接收器308a、308b)可以确定3电平pam信号的类型、值、电平或状态。
66.在一些实施例中，中等电平电压影响高和中等信号时序以及电压裕度两者。来自pmic(例如，图2a-图2c中的pmic 210)的低io电压源电平可以被全局地调节，以在计算设备(例如，在图1中的计算设备10)中的写入和读取数据训练期间在高和中等信号时序与电压裕度之间进行平衡。soc(例如，图1中的soc 12)可以向pmic提供某些控制信号以调节低io电压源。
67.图5图示了用于实现各种实施例的3电平pam编码的示例。参考图1-图5，图5所示的表500图示了二进制信号与3电平pam信号之间的潜在映射的示例，用于通过编码器(例如，图3中的编码器302)和解码器(例如，图3中的解码器304)在二进制信号与3电平pam信号之间进行编码和解码。表500包括二进制信号值高“h”和低“l”、以及3电平pam信号值高“h”、中等“m”和低“l”。在该示例中，三个二进制信号每个可以具有用于总共八个可能组合的两个值中的一个值。对应的两个3电平pam信号每个可以具有三个值中的一个值。可以存在3电平pam信号的九种可能组合。然而，3电平pam信号的组合的数目受到二进制信号的可能组合的数目的限制。三个二进制信号的每个组合可以对应于两个3电平pam信号的组合。在图示的示例中，省略了3电平pam信号的“hh”组合，因为它是最耗电的。然而，权利要求和说明书的范围不旨在被图5所示的示例所限制。
68.图6a和图6b图示了用于实现各种实施例的3电平pam io方案的示例双io电压存储器系统接口。参考图1-图6b，用于3电平pam io方案600a、600b的双io电压存储器系统接口可以由存储器系统的各种组件(例如，图2a-图2c中的存储器系统200a、200b、200c)来实现。这样的组件可以包括存储器物理层206、任何数目和组合的存储器设备208、双io电压源218a、218b、以及通信总线(例如，图2a-图2c中的通信总线220)。在一些实施例中，通信总线可以包括任何数目和组合的数据总线602a、602b、数据时钟总线604a、604b、读取选通时钟总线606a、606b、命令和地址总线610、时钟总线612、以及数据选通总线614a、614b。
69.数据总线602a、602b的大小可以不同。在一些实施例中，数据总线602a、602b可以被配置为传输与单io电压存储器系统接口相同量的用于存储器事务的数据和/或信息。在这样的实施例中，基于具有额外的可能的信号类型、值、电平或状态，双io电压3电平pam io方案可以针对数据总线602a、602b的每一行来编码更多数据。这样，与单io电压存储器系统
接口相比，数据总线602a、602b可以用更少的线路来实现。例如，用于单io电压存储器系统接口的数据总线可以包括八个二进制数据位线和二进制功能位线(例如，纠错码奇偶校验位线)。各种二进制位可以被编码成更少的3电平pam信号位，如本文中进一步所述。例如，三个二进制位可以被编码为两个3电平pam信号位。因此，对于用于3电平pam io方案600a、600b的双io电压存储器系统接口，9个二进制位可以被减少到6个3电平pam信号位，并且数据总线602a、602b的线路的数目可以相应地减少。
70.在一些实施例中，数据总线602a、602b可以被配置为将存储器事务的更多数据和/或信息传输为单io电压存储器系统接口。换句话说，数据总线602a、602b可以具有更高的带宽。在这样的实施例中，基于使用比单io电压存储器系统接口更低功率的3电平pam信号，双io电压3电平pam io方案可以在数据总线602a、602b的更多线路上传输更多数据，而不会引起额外的功率成本。例如，用于单io电压存储器系统接口的数据总线可以包括八个二进制数据位线和二进制功能位线(例如，纠错码奇偶校验位线)。各种二进制位可以被编码成更少的3电平pam信号位，如本文中进一步所述。例如，三个二进制位可以被编码为两个3电平pam信号位。因此，9个二进制位可以减少到6个3电平pam信号位。通过将数据总线602a、602b的线路数目增加到用于3电平pam io方案600a、600b的双io电压存储器系统接口的12个线路，与单io电压存储器系统接口相比，数据总线602b、602a的带宽可以加倍。
71.在一些实施例中，用于3电平pam io方案600a、600b的双io电压存储器系统接口可以被配置用于不同时钟方案。例如，图6a所示的用于3电平pam io方案600a的双io电压存储器系统接口包括lpddr5方案的数据时钟总线604a、604b和读取选通时钟总线606a、606b。作为另一示例，图6b所示的用于3电平pam io方案600b的双io电压存储器系统接口包括lpddr4方案的数据选通总线614a、614b。
72.图7图示了用于实现各种实施例的3电平pam io方案的双io电压存储器系统接口中的信号分配的示例。参考图1-图7，示例表700、702、704列出了在用于3电平pam io方案的双io电压存储器系统接口中对数据总线(例如，图2a-图2c中的通信总线220、图6a和图6b中的数据总线602a、602b)的信号分配。如本文中所述，二进制位可以被编码为更少的3电平pam信号位。这样，与单io电压存储器系统接口相比，数据总线可以用更少的线路来实现。表700示出了使用九线数据总线的单io电压存储器系统接口的存储器事务的数据突发的信号分配。表702示出了用于使用六线数据总线的3电平pam io方案的双io电压存储器系统接口的存储器事务的数据突发的信号分配。表704示出了用于3电平pam io方案的单io电压存储器系统接口的数据总线的线路与用于双io电压存储器系统接口的数据总线的线路之间的映射。使用表704所示的映射，表700和表702的比较图示了表700和702中的信号分配用于使用不同信令和不同大小的数据总线的等效数据突发。表702中的信号分配使用比表700中的分配更少的行来分配等效数据突发。在图7中的示例中，表704以及表700和702的比较示出了3:2的缩减率。然而，权利要求和说明书的范围不受图7的示例的限制。
73.图8图示了根据一个实施例的用于双io电压3电平pam io的方法的方法800。参考图1-图8，方法800可以在以下各项中实现：计算设备(例如，图1中的计算设备10)、在处理器(例如，图1中的处理器14)中执行的软件、通用硬件、专用硬件(例如，图1中的存储器16、24、图2a-图2c中的存储器系统200a、200b、200c、存储器物理层206、存储器设备208、io块212、图3中的双io电压3电平pam io结构300、编码器302、解码器304、3电平pam.发射器306a、
306b和3电平pam接收器308a、308b、预驱动器310a、310b、比较器电路324a、324b、324c、324d)、或者软件配置的处理器和专用硬件(诸如在包括其他个体组件的存储器电源控制系统内执行软件的处理器)以及各种存储器/高速缓存控制器的组合。为了涵盖在各种实施例中启用的替代配置，实现方法800的硬件在本文中称为“双io电压控制器”74.在框802中，双io电压控制器可以接收数据信号。数据信号可以是从任何数目和组合的处理器(例如，图2a-图2c中的处理器202a、202b、202c)接收的存储器事务的一部分。在一些实施例中，数据信号可以是二进制信号。在一些实施例中，在框802中接收数据信号的双io电压控制器可以是存储器物理层、io块和/或编码器。
75.在框804中，双io电压控制器可以将数据信号编码为用于生成3电平pam信号的发射器输入信号，并且输出发射器输入信号。例如，双io电压控制器可以将三个二进制信号编码为两组发射器输入信号，以用于生成3电平pam信号。二进制信号可以由高和低值表示，并且发射器输入信号可以被转换为高、中等和低信号。二进制信号位的组合可以被编码成更少的3电平pam信号。在一些实施例中，在框804中将数据信号编码为用于生成3电平pam信号的发射器输入信号并且输出发射器输入信号的双io电压控制器可以是存储器物理层、io块和/或编码器。
76.在框806中，双io电压控制器可以接收和解释发射器输入信号。发射器输入信号可以被配置为用于双io电压控制器的输出(例如，图3中的输出322a、322b)选择性地电连接到双io电压源(例如，图2a-图2c和图3中的双io电压源218a、218b)和/或地的控制信号。在一些实施例中，在框806中接收和解释发射器输入信号的双io电压控制器可以是存储器物理层、io块、3电平pam发射器和/或预驱动器。
77.在框808中，双io电压控制器可以控制(多个)上拉单元(例如，图3中的上拉312a、312b、312c、312d)和/或下拉单元(例如，图3中的下拉314a、314b)以基于发射器输入信号控制从双io电压源的电压接收。双io电压控制器可以向(多个)上拉单元发信号通知控制信号，以将输出选择性地电连接到双io电压源。双io电压控制器可以向下拉单元发信号通知控制信号以将输出选择性地电连接到地。响应于到双io电压源和/或地的选择性电连接而在输出处接收的电压可以是通过将数据信号编码到发射器输入信号而从数据信号中导出的3电平pam信号。在一些实施例中，3电平pam信号的信号状态可以响应于到双io电压源中的高io电压源的选择性电连接而为高，响应于到双io电压源中的低io电压源的选择性电连接而为中等，并且响应于到地的选择性电连接而为低。在一些实施例中，在框808中控制(多个)上拉单元和/或下拉单元以基于发射器输入信号控制从双io电压源的电压接收的双io电压控制器可以是存储器物理层、io块、3电平pam发射器和/或预驱动器。
78.在框810中，双io电压控制器可以根据发射器输入信号基于从io电压源或接地接收的电压来输出3电平pam信号。双io电压控制器可以输出具有信号状态的3电平pam信号，该信号状态是由输出经由(多个)上拉单元和/或下拉单元到双io电压源和/或地的选择性电连接而产生的。在一些实施例中，在框810中根据发射器输入信号基于从io电压源或接地接收的电压来输出3电平pam信号的双io电压控制器可以是存储器物理层、io块和/或3电平pam发射器。
79.在框812中，双io电压控制器可以接收3电平pam信号。基于存储器事务的目标和/或存储器事务的返回，输出3电平pam信号可以作为接收设备的目标。存储器事务的目标和/
或存储器事务的返回可以接收输出3电平pam信号。在一些实施例中，在框812中接收3电平pam信号的双io电压控制器可以是存储器物理层、io块、3电平pam接收器和/或比较器电路。
80.在框814中，双io电压控制器可以将3电平pam信号与电压参考(例如，图3中的电压参考信号326a、326b)进行比较。例如，双io电压控制器可以比较接收的3电平pam信号是否小于高电压参考信号。作为另一示例，双io电压控制器可以比较接收的3电平pam信号是否小于或大于低电压参考信号。在这样的示例中，高电压参考信号可以大于低电压参考信号。在一些实施例中，在框814中将3电平pam信号与电压参考进行比较的双io电压控制器可以是存储器物理层、io块、3电平pam接收器和/或比较器电路。
81.在框816中，双io电压控制器可以生成和输出比较结果作为接收器输出信号。由比较得到的接收器输出信号可以被配置为描述接收的3电平pam信号的状态。在一些实施例中，在框816中生成和输出比较结果作为接收器输出信号的双io电压控制器可以是存储器物理层、io块、3电平pam接收器和/或比较器电路。
82.在框818中，双io电压控制器可以接收和解码接收器输出信号作为数据信号。对接收器输出信号进行解码得到的数据信号可以是在框802中接收的数据信号。在一些实施例中，在框818中接收和解码接收器输出信号作为数据信号的双io电压控制器可以是存储器物理层、io块和/或解码器。
83.在框820中，双io电压控制器可以输出数据信号。在一些实施例中，数据信号可以被输出到存储器设备。在一些实施例中，数据信号可以诸如经由存储器控制器输出到处理器。在一些实施例中，在框820中输出数据信号的双io电压控制器可以是存储器物理层、io块和/或解码器。
84.各种实施例(包括但不限于上文参考图1-图8描述的实施例)可以在包括移动计算设备的各种计算系统中实现，图9中图示了适用于各种实施例的示例。移动计算设备900可以包括耦合到触摸屏控制器904和内部存储器906的处理器902。处理器902可以是指定用于一般或特定处理任务的一个或多个多核集成电路。内部存储器906可以是易失性或非易失性存储器，并且也可以是安全和/或加密的存储器、或者不安全和/或未加密的存储器、或其任何组合。可以利用的存储器类型的示例包括但不限于ddr、lpddr、gddr、wideio、ram、sram、dram、p-ram、r-ram、m-ram、stt-ram和嵌入式dram。触摸屏控制器904和处理器902还可以耦合到触摸屏面板912，诸如电阻感应触摸屏、电容感应触摸屏、红外感应触摸屏等。此外，移动计算设备900的显示器不需要具有触摸屏能力。
85.移动计算设备900可以具有彼此耦合和/或耦合到处理器902的用于发送和接收通信的一个或多个无线电信号收发器908(例如，peanut、bluetooth、zigbee、wi-fi、rf无线电)和天线910。收发器908和天线910可以与上述电路系统一起使用，以实现各种无线传输协议栈和接口。移动计算设备900可以包括蜂窝网络无线调制解调器芯片916，蜂窝网络无线调制解调器芯片916使得能够经由蜂窝网络进行通信并且耦合到处理器。
86.移动计算设备900可以包括耦合到处理器902的外围设备连接接口918。外围设备连接接口918可以被单独地配置为接受一种类型的连接，或者可以被配置为接受各种类型的物理和通信连接(公共的或专有的)，诸如通用串行总线(usb)、火线、雷电(thunderbolt)或pcie。外围设备连接接口918也可以耦合到类似配置的外围设备连接端口(未图示)。
87.移动计算设备900还可以包括用于提供音频输出的扬声器914。移动计算设备900
还可以包括外壳920，外壳920由塑料、金属、或材料组合构造，以用于容纳本文中描述的组件中的全部或一些。移动计算设备900可以包括耦合到处理器902的电源922，诸如一次性或可充电电池。可充电电池还可以耦合到外围设备连接端口，以从移动计算设备900外部的源接收充电电流。移动计算设备900还可以包括用于接收用户输入的物理按钮924。移动计算设备900还可以包括用于打开和关闭移动计算设备900的电源按钮926。
88.各种实施例(包括但不限于上面参考图1-图8描述的实施例)可以在各种计算系统中实现，包括膝上型计算机1000，其示例如图10所示。很多膝上型计算机包括用作计算机的指示设备的触摸板触摸表面1017，并且因此可以接收类似于在配备有触摸屏显示器的计算设备上实现的并且如上所述的拖动、滚动和轻弹手势。膝上型计算机1000通常包括耦合到易失性存储器1012和诸如闪存的磁盘驱动器1013等大容量非易失性存储器的处理器1002。此外，计算机1000可以具有用于发送和接收电磁辐射的一个或多个天线1008，天线1008可以连接到无线数据链路和/或耦合到处理器1002的蜂窝电话收发器1016。计算机1000还可以包括耦合到处理器1002的软盘驱动器1014和光盘(cd)驱动器1015。在笔记本配置中，计算机外壳包括触摸板1017、键盘1018和显示器1019，所有这些都耦合到处理器1002。计算设备的其他配置可以包括耦合到处理器(例如，经由usb输入)的计算机鼠标或轨迹球，这是众所周知的，其也可以结合各种实施例使用。
89.各种实施例(包括但不限于上文参考图1-图9描述的实施例)也可以在固定计算系统中实现，诸如各种商用服务器中的任何一个。在图11中图示了示例服务器1100。这样的服务器1100通常包括耦合到易失性存储器1102和诸如磁盘驱动器1104等大容量非易失性存储器的一个或多个多核处理器组件1101。如图11所示，多核处理器组件1101可以通过将它们插入组件的机架中而被添加到服务器1100。服务器1100还可以包括耦合到处理器1101的软盘驱动器、光盘(cd)或数字多功能盘(dvd)盘驱动器1106。服务器1100还可以包括耦合到多核处理器组件1101的网络接入端口1103，网络接入端口1103用于建立与网络1105的网络接口连接，诸如耦合到其他广播系统计算机和服务器的局域网、互联网、公共交换电话网、和/或蜂窝数据网络(例如，cdma、tdma、gsm、pcs、3g、4g、5g、lte或任何其他类型的蜂窝数据网络)。
90.用于在可编程处理器上执行以执行各种实施例的操作的计算机程序代码或“程序代码”可以用高级编程语言编写，诸如c、c++、c#、smalltalk、java、javascript、visual basic、结构化查询语言(例如，transact-sql)、perl或各种其他编程语言。本技术中使用的程序代码或存储在计算机可读存储介质上的程序可以是指其格式可以由处理器理解的机器语言代码(例如，目标代码)。
91.在以下段落中描述了实现示例。虽然以下实现方式示例中的一些是根据示例计算设备存储器系统来描述的，但是另外的示例实现方式可以包括：被实现为以下实现方式示例的方法的在以下段落中讨论的计算设备存储器的示例功能；以及由计算设备存储器系统实现的在以下段落中讨论的示例计算设备存储器系统，该计算设备存储器系统包括用于执行以下实现示例的计算设备存储器系统的功能的部件。
92.示例1.一种计算设备存储器系统，具有：存储器设备；存储器物理层，通信连接到存储器设备；第一输入/输出(io)电压源，电连接到存储器设备和存储器物理层；以及第二io电压源，电连接到存储器设备和存储器物理层，其中存储器设备和物理层使用3电平脉冲
幅度调制(pam)io方案来传送存储器事务的数据。
93.示例2.根据示例1的计算设备存储器系统，其中第一io电压源是第一专用io电压源；并且第二io电压源是第二专用io电压源。
94.示例3.根据示例1的计算设备存储器系统，其中第一io电压源是专用io电压源；并且第二io电压源是共享io电压源。
95.示例4.根据示例1-3中任一项的计算设备存储器系统，还包括第一核心电压源和第二核心电压源，其中第一核心电压源和第二核心电压源中的每个核心电压源电连接到存储器设备，并且其中共享io电压源电连接到第二核心电压源。
96.示例5.根据示例1-4中任一项的计算设备存储器系统，还包括第三核心电压源，其中第三核心电压源电连接到存储器设备，并且其中第二核心电压源的电压大于第三核心电压源的电压。
97.示例6.根据示例1-3中任一项的计算设备存储器系统，还包括第一核心电压源、第二核心电压源和第三核心电压源，其中第一核心电压源、第二核心电压源和第三核心电压源中的每个核心电压源电连接到存储器设备，其中共享io电压源电连接到第三核心电压源，并且其中第二核心电压源的电压大于第三核心电压源的电压。
98.示例7.根据示例1-5中任一项的计算设备存储器系统，其中第二io电压源的电压大于第一io电压源的电压。
99.示例8.根据示例1-7中任一项的计算设备存储器系统，其中存储器事务的数据是二进制数据，并且存储器设备和存储器物理层还使用第一io电压源和第二io电压源在二进制数据与3电平pam io方案信号之间进行转换。
100.示例9.根据示例1-8中任一项的计算设备存储器系统，其中存储器设备对存储器事务的数据进行编码以生成3电平pam信号，并且通过根据经编码的数据控制第一io电压源、第二io电压源或地到存储器设备的组件的选择性电连接来生成3电平pam信号。
101.示例10.根据示例1-9中任一项的计算设备存储器系统，其中存储器物理层对存储器事务的数据进行编码以生成3电平pam信号，并且通过根据经编码的数据控制第一io电压源、第二io电压源或地到存储器物理层的组件的选择性电连接来生成3电平pam信号。
102.上述方法描述和工艺流程图仅作为说明性示例提供，并不要求或暗示各种实施例的操作必须按所示顺序进行。如本领域技术人员将理解的，前述实施例中的操作顺序可以以任何顺序执行。诸如“此后”、“然后”、“下一步”等词语并不旨在限制操作的顺序；这些词只是用来引导读者理解对方法的描述。此外，例如使用冠词“一(a)”、“一个(an)”或“该(the)”对单数形式的权利要求要素的任何提及均不应当被解释为将该要素限制为单数形式。
103.结合各种实施例描述的各种说明性逻辑块、模块、电路和算法操作可以实现为电子硬件、计算机软件或这两者的组合。为了清楚地说明硬件和软件的这种互换性，上文已经大体上就其功能性对各种说明性组件、块、模块、电路和操作进行了描述。这种功能是实现为硬件还是实现为软件取决于特定的应用和施加在整个系统上的设计约束。所属领域的技术人员可以针对每个特定应用以不同方式实现所描述的功能，但这样的实现决策不应当被解释为导致偏离权利要求的范围。
104.用于实现结合本文中公开的实施例描述的各种说明性逻辑、逻辑块、模块和电路
的硬件可以用被设计为执行本文中描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。通用处理器可以是微处理器，但是，在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如dsp和微处理器的组合、多个微处理器、一个或多个微处理器与dsp核结合、或者任何其他这样的配置。替代地，一些操作或方法可以由特定于给定功能的电路系统来执行。
105.在一个或多个实施例中，所描述的功能可以用硬件、软件、固件或其任何组合来实现。如果以软件实现，则功能可以作为一个或多个指令或代码存储在非暂态计算机可读介质或非暂态处理器可读介质上。本文中公开的方法或算法的操作可以体现在处理器可执行软件模块中，该处理器可执行软件模块可以驻留在非暂态计算机可读或处理器可读存储介质上。非暂态计算机可读或处理器可读存储介质可以是可以由计算机或处理器访问的任何存储介质。作为示例但不限于，这种非暂态计算机可读或处理器可读介质可以包括ram、rom、eeprom、闪存存储器、cd-rom或其他光盘存储器、磁盘存储器或其他磁存储器设备、或者可以用于以指令或数据结构的形式存储期望程序代码并且可以由计算机访问的任何其他介质。如本文中使用的磁盘和光盘包括压缩盘(cd)、激光盘、光盘、数字多功能盘(dvd)、软盘和蓝光盘，其中磁盘通常磁性地再现数据，而光盘用激光光学地再现数据。以上各项的组合也被包括在非暂态计算机可读介质和处理器可读介质的范围内。此外，方法或算法的操作可以作为代码和/或指令的一个或任何组合或集合常驻在非暂态处理器可读介质和/或计算机可读介质上，该介质可以被并入计算机程序产品中。
106.提供公开实施例的前述描述是为了使得本领域的任何技术人员能够实施或使用权利要求。对这些实施例的各种修改对于本领域技术人员来说将是很清楚的，并且在不脱离权利要求的范围的情况下，本文中定义的一般原理可以应用于其他实施例和实现方式。因此，本公开不旨在局限于本文中描述的实施例和实现方式，而是应当符合与以下权利要求以及本文中公开的原理和新颖特征相一致的最宽范围。

技术特征：
1.一种计算设备存储器系统，包括：存储器设备；存储器物理层，通信连接到所述存储器设备；第一输入/输出(io)电压源，电连接到所述存储器设备和所述存储器物理层；以及第二io电压源，电连接到所述存储器设备和所述存储器物理层，其中所述存储器设备和所述物理层被配置为使用3电平脉冲幅度调制(pam)io方案来传送存储器事务的数据。2.根据权利要求1所述的计算设备存储器系统，其中：所述第一io电压源是第一专用io电压源；并且所述第二io电压源是第二专用io电压源。3.根据权利要求1所述的计算设备存储器系统，其中：所述第一io电压源是专用io电压源；并且所述第二io电压源是共享io电压源。4.根据权利要求3所述的计算设备存储器系统，还包括第一核心电压源和第二核心电压源，其中所述第一核心电压源和所述第二核心电压源中的每个核心电压源电连接到所述存储器设备，并且其中所述共享io电压源电连接到所述第二核心电压源。5.根据权利要求4所述的计算设备存储器系统，还包括第三核心电压源，其中所述第三核心电压源电连接到所述存储器设备，并且其中所述第二核心电压源的电压大于所述第三核心电压源的电压。6.根据权利要求3所述的计算设备存储器系统，还包括第一核心电压源、第二核心电压源和第三核心电压源，其中所述第一核心电压源、所述第二核心电压源和所述第三核心电压源中的每个核心电压源电连接到所述存储器设备，其中所述共享io电压源电连接到所述第三核心电压源，并且其中所述第二核心电压源的电压大于所述第三核心电压源的电压。7.根据权利要求1所述的计算设备存储器系统，其中所述第二io电压源的电压大于所述第一io电压源的电压。8.根据权利要求1所述的计算设备存储器系统，其中所述存储器事务的所述数据是二进制数据，并且其中所述存储器设备和所述存储器物理层还被配置为使用所述第一io电压源和所述第二io电压源在所述二进制数据与3电平pam信号之间进行转换。9.根据权利要求1所述的计算设备存储器系统，其中所述存储器设备还被配置为：对所述存储器事务的所述数据进行编码以生成3电平pam信号；以及通过根据经编码的所述数据控制所述第一io电压源、所述第二io电压源或地到所述存储器设备的组件的选择性电连接来生成所述3电平pam信号。10.根据权利要求1所述的计算设备存储器系统，其中所述存储器物理层还被配置为：对所述存储器事务的所述数据进行编码以生成3电平pam信号；以及通过根据经编码的所述数据控制所述第一io电压源、所述第二io电压源或地到所述存储器物理层的组件的选择性电连接来生成所述3电平pam信号。11.一种计算设备存储器系统，包括：存储器设备；存储器物理层，通信连接到所述存储器设备；
用于向所述存储器设备和所述存储器物理层提供第一输入/输出(io)电压的部件；用于向所述存储器设备和所述存储器物理层提供第二io电压的部件；以及用于使用3电平脉冲幅度调制(pam)io方案在所述存储器设备与所述物理层之间传送存储器事务的数据的部件。12.根据权利要求11所述的计算设备存储器系统，其中：用于提供所述第一io电压的部件包括用于提供第一专用io电压的部件；并且用于提供所述第二io电压的部件包括用于提供第二专用io电压的部件。13.根据权利要求11所述的计算设备存储器系统，其中：用于提供所述第一io电压的部件包括用于提供专用io电压的部件；并且用于提供所述第二io电压的部件包括用于提供共享io电压的部件。14.根据权利要求13所述的计算设备存储器系统，还包括：用于向所述存储器设备提供第一核心电压的部件；以及用于向所述存储器设备提供第二核心电压的部件，其中用于提供所述共享io电压的部件电连接到用于提供所述第二核心电压的部件。15.根据权利要求14所述的计算设备存储器系统，还包括用于向所述存储器设备提供第三核心电压的部件，其中所述第二核心电压大于所述第三核心电压。16.根据权利要求13所述的计算设备存储器系统，还包括：用于向所述存储器设备提供第一核心电压的部件；用于向所述存储器设备提供第二核心电压的部件；以及用于向所述存储器设备提供第三核心电压的部件，其中用于提供所述共享io电压的部件电连接到用于提供所述第三核心电压的部件，并且其中所述第二核心电压大于所述第三核心电压。17.根据权利要求11所述的计算设备存储器系统，其中所述第二io电压大于所述第一io电压。18.根据权利要求11所述的计算设备存储器系统，其中所述存储器事务的所述数据是二进制数据，所述计算存储器系统还包括用于使用所述第一io电压和所述第二io电压在所述二进制数据与3电平pam信号之间进行转换的部件。19.根据权利要求11所述的计算设备存储器系统，其中所述存储器设备包括：用于对所述存储器事务的所述数据进行编码以生成3电平pam信号的部件；以及用于生成所述3电平pam信号的部件，用于生成所述3电平pam信号的所述部件包括：用于根据经编码的所述数据来控制用于提供所述第一io电压的部件、用于提供所述第二io电压的部件或地到所述存储器设备的组件的选择性电连接的部件。20.根据权利要求11所述的计算设备存储器系统，其中所述存储器物理层包括：用于对所述存储器事务的所述数据进行编码以生成3电平pam信号的部件；以及用于生成所述3电平pam信号的部件，用于根据经编码的所述数据来控制用于提供所述第一io电压的部件、用于提供所述第二io电压的部件或地到所述存储器物理层的组件的选择性电连接的部件。21.一种用于计算设备存储器系统中的3电平脉冲幅度调制(pam)io方案的方法，包括：向存储器设备和存储器物理层提供第一输入/输出(io)电压；
向所述存储器设备和所述存储器物理层提供第二io电压，以及使用所述3电平pamio方案在所述存储器设备与所述物理层之间传送存储器事务的数据。22.根据权利要求21所述的方法，其中：所述第一io电压是第一专用io电压；并且所述第二io电压是第二专用io电压。23.根据权利要求21所述的方法，其中：所述第一io电压是专用io电压；并且所述第二io电压是共享io电压。24.根据权利要求23所述的方法，还包括：向所述存储器设备提供第一核心电压；向所述存储器设备提供第二核心电压，其中所述第二核心电压是所述共享io电压。25.根据权利要求24所述的方法，还包括：向所述存储器设备提供第三核心电压，其中所述第二核心电压大于所述第三核心电压。26.根据权利要求23所述的方法，还包括：向所述存储器设备提供第一核心电压；向所述存储器设备提供第二核心电压；以及向所述存储器设备提供第三核心电压，其中所述第三核心电压是所述共享io电压，并且其中所述第二核心电压大于所述第三核心电压。27.根据权利要求21所述的方法，其中所述第二io电压大于所述第一io电压。28.根据权利要求21所述的方法，其中：所述存储器事务的所述数据是二进制数据；并且所述方法还包括使用所述第一io电压和所述第二io电压在所述二进制数据与3电平pam信号之间进行转换。29.根据权利要求21所述的方法，还包括：对所述存储器事务的所述数据进行编码以生成3电平pam信号；以及通过根据经编码的所述数据控制所述第一io电压、所述第二io电压或地到所述存储器设备的组件的选择性电连接来生成所述3电平pam信号。30.根据权利要求21所述的方法，还包括：对所述存储器事务的所述数据进行编码以生成3电平pam信号；以及通过根据经编码的所述数据控制所述第一io电压、所述第二io电压或地到所述存储器物理层的组件的选择性电连接来生成所述3电平pam信号。

技术总结
各种实施例包括一种计算设备存储器系统，该计算设备存储器系统具有存储器设备、通信连接到存储器设备的存储器物理层、电连接到存储器设备和存储器物理层的第一输入/输出(IO)电压源、以及电连接到存储器设备和存储器物理层的第二IO电压源，其中存储器设备和物理层被配置为使用3电平脉冲幅度调制(PAM)IO方案来传送存储器事务的数据。送存储器事务的数据。送存储器事务的数据。


技术研发人员：J
受保护的技术使用者：高通股份有限公司
技术研发日：2021.12.06
技术公布日：2023/9/23