时钟处理电路与层叠半导体器件的制作方法

1.本公开实施例涉及半导体技术领域，尤其涉及一种时钟处理电路与层叠半导体器件。


背景技术：

2.随着半导体技术的飞速进步，诸如封装体之类的半导体集成器件也需要具有更高的集成度和更高的性能，为此，出现了垂直层叠多个半导体芯片的层叠半导体器件。
3.在实际应用过程中，层叠半导体器件可以形成高带宽存储器(high bandwidth memory，简称hbm)。hbm一般采用硅通孔(through silicon via，简称tsv)技术，使垂直方向上层叠的多个半导体芯片彼此电连接。
4.其中，hbm需使用频率较高的外部时钟信号，而高频率的时钟信号会使tsv产生很大的电容负载，导致时钟信号在传送过程中变形严重，从而降低了时钟信号的质量。


技术实现要素：

5.本公开实施例提供了一种时钟处理电路与层叠半导体器件，可以有效提升层叠半导体器件的时钟信号质量。
6.第一方面，本公开提供了一种时钟处理电路，该时钟处理电路包括初始调节模块、传输模块以及终端处理模块；所述初始调节模块的输出端与所述传输模块的一端耦合，所述终端处理模块的接收端与所述传输模块的另一端耦合；
7.所述初始调节模块用于接收初始信号，并基于所述初始信号生成至少一个传输信号；
8.所述传输模块用于向所述终端处理模块传输所述至少一个传输信号；
9.所述终端处理模块用于接收所述至少一个传输信号，并对所述至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号；所述终端需求信号的周期是所述传输信号周期的若干倍。
10.在一种可行的实施方式中，所述传输信号包括第一传输信号和第二传输信号，所述终端处理模块包括第一子处理模块和第二子处理模块；
11.所述第一子处理模块包括异或门单元，所述第二子处理模块包括同或门单元；
12.所述异或门单元的接收端用于接收所述第一传输信号与所述第二传输信号，所述异或门单元用于对所述第一传输信号与所述第二传输信号进行异或处理，并生成第一终端需求信号，所述异或门单元的输出端输出所述第一终端需求信号；
13.所述同或门单元的接收端用于接收所述第一传输信号与所述第二传输信号，所述同或门单元用于对所述第一传输信号与所述第二传输信号进行同或处理，并生成第二终端需求信号，所述同或门单元的输出端输出所述第二终端需求信号。
14.在一种可行的实施方式中，所述第一传输信号与所述第二传输信号的周期相同，且所述第一传输信号与所述第二传输信号的周期是所述初始信号周期的若干倍。
15.在一种可行的实施方式中，所述第一传输信号与所述第二传输信号的相位之差为90
°
。
16.在一种可行的实施方式中，所述第一终端需求信号与所述第二终端需求信号的相位之差为180
°
。
17.在一种可行的实施方式中，所述第一子处理模块还包括第一延迟缓冲单元、第一与非门单元及第一反相器；
18.所述第一延迟缓冲单元的输入端与所述异或门单元的输出端连接，所述第一延迟缓冲单元的输出端与所述第一与非门单元的第一输入端连接；
19.所述第一与非门单元的第二输入端与所述异或门单元的输出端连接，所述第一与非门单元的输出端与所述第一反相器的输入端连接；
20.所述第一反相器的输出端为所述第一子处理模块的输出端。
21.在一种可行的实施方式中，所述第一延迟缓冲单元包括多个第二反相器，所述多个第二反相器级联设置，所述第二反相器的数目为偶数个。
22.在一种可行的实施方式中，所述第一与非门单元的第三输入端用于接收上电复位信号。
23.在一种可行的实施方式中，所述第二子处理模块还包括第二延迟缓冲单元、第二与非门单元及第三反相器；
24.所述第二延迟缓冲单元的输入端与所述同或门单元的输出端连接，所述第二延迟缓冲单元的输出端与所述第二与非门单元的第一输入端连接；
25.所述第二与非门单元的第二输入端与所述同或门单元的输出端连接，所述第二与非门单元的输出端与所述第三反相器的输入端连接；
26.所述第三反相器的输出端为所述第二子处理模块的输出端。
27.在一种可行的实施方式中，所述第二延迟缓冲单元包括多个第四反相器，所述多个第四反相器级联设置，所述第四反相器的数目为偶数个。
28.在一种可行的实施方式中，所述第二与非门单元的第三输入端用于接收上电复位信号。
29.在一种可行的实施方式中，所述传输模块为硅通孔。
30.第二方面，本公开提供了一种层叠半导体器件，包括第一方面提供的时钟处理电路，所述层叠半导体器件包括层叠设置的第一芯片与至少一个第二芯片；
31.至少一个第二芯片堆叠设置于第一芯片表面，所述第一芯片与所述第二芯片之间利用硅通孔耦合；
32.所述时钟处理电路的终端处理模块集成于所述第二芯片上；
33.所述时钟处理电路的初始调节模块集成于所述第一芯片上。
34.所述第一芯片用于利用所述硅通孔向所述第二芯片传输时钟信号、电源信号。
35.在一种可行的实施方式中，所述硅通孔包括第一信号硅通孔、第二信号硅通孔以及多个电源硅通孔，所述第一信号硅通孔与所述第二信号硅通孔之间至少间隔一个所述电源硅通孔。
36.在一种可行的实施方式中，第一信号硅通孔用于传输第一传输信号，所述第二信号硅通孔用于传输第二传输信号，所述多个电源硅通孔中与所述第一信号硅通孔、所述第
二信号硅通孔相邻的电源硅通孔均用于传输接地信号。
37.在一种可行的实施方式中，所述层叠半导体器件为高带宽存储器。
38.本公开实施例提供的时钟处理电路与层叠半导体器件，初始调节模块在接收到初始信号后，基于该初始信号生成至少一个传输信号；终端处理模块在接收到初始调节模块利用传输模块传输的至少一个传输信号后，通过对接收到的上述至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号，可以有效改善上述至少一个传输信号的质量，并有效降低传输信号的功耗。
附图说明
39.图1为本公开实施例中提供的一种时钟处理电路的结构示意图；
40.图2为本公开实施例中提供的一种分频电路和移相电路的结构示意图；
41.图3为本公开实施例中初始信号clk在图2所示分频电路和移相电路中的变化示意图；
42.图4为本公开实施例中描述的多种时钟信号的示意图；
43.图5为本公开实施例中终端处理模块30的结构示意图；
44.图6为本公开实施例中终端处理模块30的电路结构示意图；
45.图7为本公开实施例中提供的一种层叠半导体器件的结构示意图；
46.图8为本公开实施例中提供的一种硅通孔分布示意图。
具体实施方式
47.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。此外，虽然本公开中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
48.需要说明的是，本公开中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本公开的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
49.本公开中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本公开实施例图示或描述中给出那些以外的顺序实施。
50.此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
51.本公开中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
52.随着半导体技术的飞速进步，诸如封装体之类的半导体集成器件也需要具有更高
的集成度和更高的性能。为此，当前的技术正在远离二维结构，取而代之的是，出现了与垂直层叠多个半导体芯片的三维结构有关的新的多样化技术。三维结构可以通过在其中垂直层叠多个半导体芯片的层叠半导体器件来实现。沿垂直方向层叠的半导体芯片通过穿通电极(例如tsv)彼此电连接，并被安装在半导体封装基板上。
53.本公开实施例涉及层叠半导体器件，可以有效提升层叠半导体器件时钟信号的质量。
54.在一些实施方式中，层叠半导体器件可以为hbm，hbm可以具有高带宽，该高带宽通过在垂直方向上层叠多个裸片(即半导体芯片)并经由tsv将它们电连接，使得存储容量和输入输出通道成倍增加。
55.其中，tsv技术是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术，与以往的ic封装键合和使用凸点的叠加技术不同，tsv能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
56.上述多个裸片可以包括基底逻辑裸片(base die)和多个核心裸片(core die)。核心裸片可以顺序地层叠在基底逻辑裸片上，并且经由tsv彼此耦接。
57.其中，每个核心裸片可以用存储芯片来实现。每个核心裸片可以包括用于储存数据的多个存储单元和用于支持在存储单元上的核心操作的电路。基底逻辑裸片可以用作核心裸片和控制器之间的接口，从而半导体系统内的各种功能，诸如存储器管理功能(例如，用于存储单元的刷新管理功能和电源管理功能)、以及核心裸片与控制器之间的时序调整功能可以被执行。
58.在一些实施例中，基底逻辑裸片可以与控制器通信。例如，基底逻辑裸片可以从控制器接收命令、地址和数据，并且将接收到的命令、地址和数据提供给上述核心裸片。
59.随着hbm技术的发展需对多个dram芯片进行堆叠操作，如可以使dram芯片可以叠4/8/12/16层。堆叠层数越多，需要的tsv数量越多，单个tsv的高度也越高。但tsv一般具有小电阻和大电容的特性，而tsv的大电容会在一定程度上限制时钟信号频率。
60.例如，hbm3的外部时钟信号，最高可以达到312ps，如此高的时钟频率，在传输过程中会具有较大的功耗，且对于tsv会有很大的电容负载，时钟信号传送到目标芯片后会严重变形，通常可能已无法识别出正确的信号波形，目标芯片无法根据外部时钟信号调整内部时钟信号相匹配，使得目标芯片接收数据或发送数据失败。
61.面对上述技术问题，本公开实施例中，通过改变tsv中传输的时钟信号的频率，可以有效改善层叠半导体器件时钟信号的质量，并有效降低时钟信号传输的功耗。以下采用详细的实施例进行说明。
62.参照图1，图1为本公开实施例中提供的一种时钟处理电路的结构示意图。在一种可行的实施方式中，上述时钟处理电路包括：初始调节模块10、传输模块20以及终端处理模块30。
63.其中，初始调节模块10的输出端与传输模块20的一端耦合，终端处理模块30的接收端与传输模块20的另一端耦合。
64.可选的，上述耦合包括直接连接、间接连接、电信连接和信号的通信连接等。
65.初始调节模块10用于接收初始信号，并基于该初始信号生成至少一个传输信号。
66.在一些实施例中，上述初始调节模块10包括分频电路和移相电路。初始调节模块
10在接收到初始信号后，可以利用上述分频电路和移相电路，生成两个相位不同的传输信号。本实施例中，上述分频电路可以为4分频电路。
67.其中，分频电路可以理解为是使输出信号频率为输入信号频率整数分之一的电子电路。
68.在一些实施例中，分频电路可以利用分频器来实现。
69.在一些实施例中，移相电路可以采用d触发器，d触发器具有d输入、q输出和触发输入。d触发器在其d输入接收时钟信号，并且在其触发输入接收对应于时钟信号的使其频率加倍的反相形式的信号，这一电路产生时钟信号的相移90
°
的信号。
70.参照图2与图3，图2为本公开实施例中提供的一种分频电路和移相电路的结构示意图，图3为本公开实施例中初始信号clk在图2所示分频电路和移相电路中的变化示意图。
71.在图2中，初始信号clk在经过第一个d触发器的处理后，输出传输信号clk1。其中，传输信号clk1的周期是初始信号clk周期的2倍。
72.传输信号clk1经过第二个d触发器处理后输出的传输信号经过反相器和与非门，输出传输信号clk2；另外，传输信号clk1经过第二个d触发器处理后输出的传输信号经过与非门单元，输出传输信号clk3。其中，传输信号clk2与传输信号clk3的周期是初始信号clk周期的4倍。
73.传输信号clk2经过反相器处理后输出传输信号clk_p0。
74.传输信号clk1经过反相器处理后输出传输信号clk1’，传输信号clk1’与传输信号clk3同时输入第三个d触发器后，输出传输信号clk_p1。
75.通过以上处理，传输信号clk_p0与传输信号clk_p1的周期是初始信号clk周期的4倍，以及传输信号clk_p0与传输信号clk_p1的相位之差为90
°
。
76.可以理解的是，在其它一些实施例中，也可以采用其它方式来实现对时钟信号的分频与移相，本公开实施例中不再赘述。
77.传输模块20用于向终端处理模块30传输上述至少一个传输信号；终端处理模块30用于接收上述至少一个传输信号，并对接收到的至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号。
78.在一些实施例中，传输模块20包括多个硅通孔。初始调节模块10与终端处理模块30之间可以利用硅通孔传输信号。
79.在一些实施例中，上述终端需求信号的周期是上述传输信号周期的若干倍。
80.在一些实施例中，上述初始信号、传输信号及终端需求信号均为时钟信号，初始信号为存储器接收的高频外部电路。
81.为了更好的理解本公开实施例，参照图4，图4为本公开实施例中描述的多种时钟信号的示意图。
82.在一些实施例中，初始调节模块10用于接收初始信号clk，并基于该初始信号生成传输信号clk_p0与传输信号clk_p1。
83.其中，初始信号clk具有固定的时钟频率，它有两个电平，一是低电平，另一个是高电平。
84.在一些实施例中，初始信号clk的占空比可以为50％，即高电平和低电平的持续时间是一样的，是一个固定的常数频率方波。
85.在一种可行的实施方式中，初始调节模块10在接收到初始信号clk后，对初始信号clk进行分频处理，生成传输信号clk_p0与传输信号clk_p1。
86.在一些实施例中，传输模块20用于向终端处理模块30传输上述传输信号clk_p0与传输信号clk_p1。
87.在一些实施例中，终端处理模块30接收上述传输信号clk_p0与传输信号clk_p1，并对接收到的上述传输信号clk_p0与传输信号clk_p1进行异或处理或同或处理，生成终端需求信号clk_e与终端需求信号clk_o。
88.从图4中可以看出，传输模块20传输的传输信号clk_p0与传输信号clk_p1的频率，只有终端需求信号clk_e与终端需求信号clk_o的一半，由此可以降低时钟信号在传输过程中受传输模块20的影响，显著提升时钟信号的质量，并降低时钟信号传输功耗。
89.本公开实施例提供的时钟处理电路，初始调节模块在接收初始信号后，基于该初始信号生成至少一个传输信号；终端处理模块30在接收到初始调节模块10利用传输模块20传输的至少一个传输信号后，通过对接收到的上述至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号，可以有效改善上述至少一个传输信号的质量，并有效降低传输信号的功耗。
90.基于上述实施例中描述的内容，参照图5，图5为本公开实施例中终端处理模块30的结构示意图，在本公开一些实施例中，终端处理模块30包括第一子处理模块31和第二子处理模块32；其中，第一子处理模块31包括异或门单元，第二子处理模块32包括同或门单元。
91.上述异或门单元的接收端用于在接收到传输信号clk_p0与传输信号clk_p1时，对传输信号clk_p0与传输信号clk_p1进行异或处理，生成终端需求信号clk_e，上述异或门单元的输出端用于输出终端需求信号clk_e。
92.上述同或门单元的接收端用于在接收到传输信号clk_p0与传输信号clk_p1时，对传输信号clk_p0与传输信号clk_p1进行同或处理，生成终端需求信号clk_o，上述同或门单元的输出端用于输出终端需求信号clk_o。
93.可以理解的是，对于异或处理，如果clk_p0、clk_p1两个值不相同，则输出1；如果clk_p0、clk_p1两个值相同，输出为0。对于同或处理，如果clk_p0、clk_p1一个值为0，另一个值为1时，则输出0；如果clk_p0、clk_p1均为1或均为0时，输出为1。
94.在一些实施例中，传输信号clk_p0与传输信号clk_p1的周期相同，且传输信号clk_p0与传输信号clk_p1的周期是初始信号clk周期的若干倍。本实施例中，由于初始调节模块10采用了4分频电路，传输信号clk_p0与传输信号clk_p1的周期是初始信号clk周期的4倍。
95.在一些实施例中，传输信号clk_p0与传输信号clk_p1的相位之差为90
°
。采用具有一定相位差的传输信号clk_p0与clk_p1，便于转化为终端信号，能够减少信号传输过程产生的波形变化对终端需求信号的影响。
96.在一些实施例中，终端需求信号clk_e与终端需求信号clk_o的相位之差为180
°
。
97.本公开实施例提供的时钟处理电路，初始调节模块在接收初始信号后，基于该初始信号生成频率大幅低于初始信号的第一传输信号和第二传输信号；终端处理模块30在接收到初始调节模块10利用传输模块20传输频率较低的第一传输信号和第二传输信号后，将
第一传输信号和第二传输信号重新转化为频率较高的第一终端需求信号和第二终端需求信号，由此可以有效改善上述至少一个传输信号的质量，并有效降低传输信号的功耗。
98.基于上述实施例中描述的内容，参照图6，图6为本公开实施例中终端处理模块30的电路结构示意图，在本公开一些实施例中，终端处理模块30包括第一子处理模块31和第二子处理模块32；第一子处理模块31包括异或门单元xor，第二子处理模块32包括同或门单元xnor。
99.在一些实施例中，第一子处理模块31还包括第一延迟缓冲单元311、第一与非门单元312及第一反相器313。
100.其中，第一延迟缓冲单元311的输入端与异或门单元xor的输出端连接，第一延迟缓冲单元311的输出端与第一与非门单元312的第一输入端连接；第一与非门单元312的第二输入端与异或门单元xor的输出端连接，第一与非门单元312的输出端与第一反相器313的输入端连接；第一反相器313的输出端为第一子处理模块31的输出端。
101.在一些实施例中，第一延迟缓冲单元311包括多个第二反相器，该多个第二反相器级联设置，且上述第二反相器的数目为偶数个。
102.其中，上述反相器是可以将输入信号的电平反转。
103.其中，第一延迟缓冲单元311可以避免产生信号毛刺，进一步提升信号质量。
104.在一些实施例中，第一与非门单元312的第三输入端用于接收上电复位信号powerupb。在上电的时候，用于复位时钟信号到0。
105.在一些实施例中，第二子处理模块32还包括第二延迟缓冲单元321、第二与非门单元322及第三反相器323。
106.其中，第二延迟缓冲单元321的输入端与同或门单元xnor的输出端连接，第二延迟缓冲单元321的输出端与第二与非门单元322的第一输入端连接；第二与非门单元322的第二输入端与同或门单元xnor的输出端连接，第二与非门单元322的输出端与第三反相器323的输入端连接；第三反相器323的输出端为第二子处理模块32的输出端。
107.在一些实施例中，第二延迟缓冲单元321包括多个第四反相器，该多个第四反相器级联设置，且上述第四反相器的数目为偶数个。
108.其中，第二延迟缓冲单元321可以避免产生信号毛刺，进一步提升信号质量。
109.在一些实施例中，第二与非门单元322的第三输入端用于接收上电复位信号powerupb。在上电的时候，用于复位时钟信号到0。
110.本公开实施例所提供的时钟处理电路，初始调节模块10在接收到初始信号clk后，基于该初始信号clk生成频率较低的传输信号clk_p0与传输信号clk_p1，可以有效改善层叠半导体器件时钟信号的质量，并有效降低时钟信号的功耗。
111.基于上述实施例中描述的内容，本公开实施例还提供了一种层叠半导体器件，包括上述实施例中描述的时钟处理电路。
112.参照图7，图7为本公开实施例中提供的一种层叠半导体器件的结构示意图，在本公开一些实施例中，该层叠半导体器件包括层叠设置的第一芯片100与至少一个第二芯片200。
113.其中，上述至少一个第二芯片200堆叠设置于第一芯片100表面，第一芯片100与第二芯片200之间利用硅通孔300耦合。
114.需要说明的是，虽然图7示出层叠了两个芯片，即第一芯片100与第二芯片200，但本公开并不限于此，并且层叠的核心裸片的数量可以根据半导体器件的设计而变化。
115.在一些实施例中，上述层叠半导体器件可以为高带宽存储器。
116.在一些实施例中，上述实施例中描述的时钟处理电路的终端处理模块30集成于所述第二芯片200上；初始调节模块10集成于第一芯片100上。
117.在一些实施例中，第一芯片100可以利用硅通孔300向第二芯片200传输时钟信号、电源信号。
118.在一种可行的实施方式中，第一芯片100的输出端与硅通孔300的一端耦合，第二芯片200的接收端与硅通孔300的另一端耦合。
119.可选的，上述耦合包括直接连接、间接连接、电信连接和信号的通信连接等。
120.在一种可行的实施方式中，第一芯片100可以用于接收初始信号，并基于该初始信号生成至少一个传输信号。
121.在一些实施例中，上述第一芯片100包括4分频电路和移相电路。第一芯片100在接收到初始信号后，可以利用上述4分频电路和移相电路，生成两个相位不同的传输信号。
122.其中，上述分频电路可以理解为是使输出信号频率为输入信号频率整数分之一的电子电路。
123.在一些实施例中，分频电路可以利用分频器来实现。
124.在一些实施例中，移相电路可以采用d触发器来实现。
125.可以理解的是，在其它一些实施例中，也可以采用其它方式来实现对时钟信号的分频与移相，本公开实施例中不再赘述。
126.硅通孔300用于向第二芯片200传输上述至少一个传输信号；第二芯片200用于接收上述至少一个传输信号，并对接收到的至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号。
127.在一些实施例中，上述第一芯片100与第二芯片200之间可以包括多个硅通孔300。第一芯片100与第二芯片200之间可以利用多个硅通孔300传输信号。
128.在一些实施例中，上述终端需求信号的周期是上述传输信号周期的若干倍。
129.在一些实施例中，上述初始信号、传输信号及终端需求信号均为时钟信号。
130.为了更好的理解本公开实施例，参照图4，在一些实施例中，第一芯片100用于接收初始信号clk，并基于该初始信号生成传输信号clk_p0与传输信号clk_p1。
131.在一种可行的实施方式中，第一芯片100在接收到初始信号clk后，对初始信号clk进行分频处理，生成传输信号clk_p0与传输信号clk_p1。
132.在一些实施例中，硅通孔300用于向第二芯片200传输上述传输信号clk_p0与传输信号clk_p1。
133.在一些实施例中，第二芯片200接收上述传输信号clk_p0与传输信号clk_p1，并对接收到的上述传输信号clk_p0与传输信号clk_p1进行异或处理或同或处理，生成终端需求信号clk_e与终端需求信号clk_o。
134.本公开实施例所提供的层叠半导体器件，第一芯片100在接收到初始信号clk后，基于该初始信号clk生成频率大幅低于初始信号clk的传输信号clk_p0与传输信号clk_p1；第二芯片200在接收到第一芯片100利用硅通孔300传输的频率较低的传输信号clk_p0与传
输信号clk_p1后，将传输信号clk_p0与传输信号clk_p1重新转化为频率较高的终端需求信号clk_e与终端需求信号clk_o，可以有效改善层叠半导体器件时钟信号的质量，并有效降低时钟信号的功耗。
135.在一些实施例中，为了避免其它信号影响到硅通孔内的时钟信号。可以在时钟信号硅通孔周边放置电源硅通孔来屏蔽时钟信号。
136.另外，由于硅通孔所传输的第一传输信号和第二传输信号不是全差分的，故不能采用群屏蔽方式,在第一传输信号和第二传输信号设置有电源硅通孔来屏蔽。
137.在一些实施例中，上述硅通孔包括第一信号硅通孔、第二信号硅通孔以及多个电源硅通孔，第一信号硅通孔与第二信号硅通孔之间至少间隔一个电源硅通孔。
138.在一些实施例中，第一信号硅通孔用于传输第一传输信号clk_p0，第二信号硅通孔用于传输第二传输信号clk_p1，上述多个电源硅通孔中与上述第一信号硅通孔、第二信号硅通孔相邻的电源硅通孔均用于传输接地信号。
139.为了更好的理解本公开实施例，参照图8，图8为本公开实施例中提供的一种硅通孔分布示意图。
140.在本公开实施例中，上述层叠半导体器件包括第一信号硅通孔301、第二信号硅通孔302，以及多个电源硅通孔303。其中，第一信号硅通孔301与第二信号硅通孔302之间至少间隔一个电源硅通孔303。
141.本公开实施例提供的层叠半导体器件，在上述第一信号硅通孔与第二信号硅通孔之间至少间隔一个电源硅通孔，由此可以避免其它信号影响到上述第一信号硅通孔与第二信号硅通孔内的时钟信号，进一步提升层叠半导体器件的时钟信号质量。
142.在本公开所提供的几个实施例中，应该理解到，所揭露的设备，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
143.所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
144.另外，在本公开各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
145.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

技术特征：
1.一种时钟处理电路，其特征在于，所述时钟处理电路包括初始调节模块、传输模块以及终端处理模块；所述初始调节模块的输出端与所述传输模块的一端耦合，所述终端处理模块的接收端与所述传输模块的另一端耦合；所述初始调节模块用于接收初始信号，并基于所述初始信号生成至少一个传输信号；所述传输模块用于向所述终端处理模块传输所述至少一个传输信号；所述终端处理模块用于接收所述至少一个传输信号，并对所述至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号；所述终端需求信号的周期是所述传输信号周期的若干倍。2.根据权利要求1所述的时钟处理电路，其特征在于，所述传输信号包括第一传输信号和第二传输信号，所述终端处理模块包括第一子处理模块和第二子处理模块；所述第一子处理模块包括异或门单元，所述第二子处理模块包括同或门单元；所述异或门单元的接收端用于接收所述第一传输信号与所述第二传输信号，所述异或门单元用于对所述第一传输信号与所述第二传输信号进行异或处理，并生成第一终端需求信号，所述异或门单元的输出端输出所述第一终端需求信号；所述同或门单元的接收端用于接收所述第一传输信号与所述第二传输信号，所述同或门单元用于对所述第一传输信号与所述第二传输信号进行同或处理，并生成第二终端需求信号，所述同或门单元的输出端输出所述第二终端需求信号。3.根据权利要求2所述的时钟处理电路，其特征在于，所述第一传输信号与所述第二传输信号的周期相同，且所述第一传输信号与所述第二传输信号的周期是所述初始信号周期的若干倍。4.根据权利要求2所述的时钟处理电路，其特征在于，所述第一传输信号与所述第二传输信号的相位之差为90
°
。5.根据权利要求2所述的时钟处理电路，其特征在于，所述第一终端需求信号与所述第二终端需求信号的相位之差为180
°
。6.根据权利要求2所述的时钟处理电路，其特征在于，所述第一子处理模块还包括第一延迟缓冲单元、第一与非门单元及第一反相器；所述第一延迟缓冲单元的输入端与所述异或门单元的输出端连接，所述第一延迟缓冲单元的输出端与所述第一与非门单元的第一输入端连接；所述第一与非门单元的第二输入端与所述异或门单元的输出端连接，所述第一与非门单元的输出端与所述第一反相器的输入端连接；所述第一反相器的输出端为所述第一子处理模块的输出端。7.根据权利要求6所述的时钟信号处理电路，其特征在于，所述第一延迟缓冲单元包括多个第二反相器，所述多个第二反相器级联设置，所述第二反相器的数目为偶数个。8.根据权利要求6所述的时钟信号处理电路，其特征在于，所述第一与非门单元的第三输入端用于接收上电复位信号。9.根据权利要求2所述的时钟处理电路，其特征在于，所述第二子处理模块还包括第二延迟缓冲单元、第二与非门单元及第三反相器；所述第二延迟缓冲单元的输入端与所述同或门单元的输出端连接，所述第二延迟缓冲
单元的输出端与所述第二与非门单元的第一输入端连接；所述第二与非门单元的第二输入端与所述同或门单元的输出端连接，所述第二与非门单元的输出端与所述第三反相器的输入端连接；所述第三反相器的输出端为所述第二子处理模块的输出端。10.根据权利要求9所述的时钟处理电路，其特征在于，所述第二延迟缓冲单元包括多个第四反相器，所述多个第四反相器级联设置，所述第四反相器的数目为偶数个。11.根据权利要求9所述的时钟处理电路，其特征在于，所述第二与非门单元的第三输入端用于接收上电复位信号。12.根据权利要求1所述的时钟处理电路，其特征在于，所述传输模块为硅通孔。13.一种层叠半导体器件，其特征在于，包括权利要求1至12任一项所述的时钟处理电路，所述层叠半导体器件包括层叠设置的第一芯片与至少一个第二芯片；至少一个第二芯片堆叠设置于第一芯片表面，所述第一芯片与所述第二芯片之间利用硅通孔耦合；所述时钟处理电路的终端处理模块集成于所述第二芯片上；所述时钟处理电路的初始调节模块集成于所述第一芯片上；所述第一芯片用于利用所述硅通孔向所述第二芯片传输时钟信号、电源信号。14.根据权利要求13所述的层叠半导体器件，其特征在于，所述硅通孔包括第一信号硅通孔、第二信号硅通孔以及多个电源硅通孔，所述第一信号硅通孔与所述第二信号硅通孔之间至少间隔一个所述电源硅通孔。15.根据权利要求14所述的层叠半导体器件，其特征在于，第一信号硅通孔用于传输第一传输信号，所述第二信号硅通孔用于传输第二传输信号，所述多个电源硅通孔中与所述第一信号硅通孔、所述第二信号硅通孔相邻的电源硅通孔均用于传输接地信号。16.根据权利要求13所述的层叠半导体器件，其特征在于，所述层叠半导体器件为高带宽存储器。

技术总结
本公开实施例提供了一种时钟处理电路与层叠半导体器件，时钟处理电路包括初始调节模块、传输模块以及终端处理模块；其中，初始调节模块的输出端与传输模块的一端耦合，终端处理模块的接收端与传输模块的另一端耦合；初始调节模块用于接收初始信号，并基于该初始信号生成至少一个传输信号；传输模块用于向终端处理模块传输上述至少一个传输信号；终端处理模块用于接收上述至少一个传输信号，并对上述至少一个传输信号进行异或处理或同或处理，生成至少一个终端需求信号。本公开实施例可以显著改善层叠半导体器件时钟信号的质量。善层叠半导体器件时钟信号的质量。善层叠半导体器件时钟信号的质量。


技术研发人员：潘育生 罗元钧
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.03.25
技术公布日：2023/10/6