一种半导体器件的制造方法及半导体器件

1.本技术涉及半导体领域，特别涉及一种半导体器件的制造方法及半导体器件。


背景技术：

2.随着集成电路制造工艺节点与关键技术的持续发展，纳米片环栅场效应晶体管(nanosheet gate-all-around field-effect transistor，ns gaafet)将在3nm及以下节点取代现有的鳍式场效应晶体管(fin field-effect transistor，finfet)。更进一步的，下一代三维堆叠场效应晶体管(3ds fet)将成为1nm节点之后的主要技术路线。
3.目前，实现3ds fet的主要工艺方法有两大类：一种是顺序集成，一种是自对准同次集成。前一种工艺方法简单，材料与工艺选择灵活，但受到性能与成本的限制，后一种集成度高与性能优越，但集成方法复杂，存在多种工艺技术挑战。
4.此外，将传统后道工序(backend of line，beol)上的电源分布供给网络(power distribution network，pdn)通过适当工艺挪置到晶圆背面，发展背面供电网络(backside power distribution network，bs-pdn)技术获得日益重视。相比于正面供电网络(front side power distribution network，fs-pdn)，通过bs-pdn技术制造的半导体器件具有更高的集成密度和更低的电源电压的互连压降损耗。如何将3ds fet器件和pdn的制作相结合，制造新型的半导体器件以提升集成密度成为急需解决的问题。


技术实现要素：

5.有鉴于此，本技术的目的在于提供一种半导体器件的制造方法及半导体器件，提升了半导体器件的集成密度，减少工艺流程步骤，降低工艺难度。其具体方案如下：
6.第一方面，本技术提供了一种半导体器件的制造方法，包括：
7.在所述衬底上形成依次层叠的第一场效应晶体管和第一隔离层；
8.在所述第一隔离层中形成第一通孔，并在所述第一通孔中沉积金属层；所述金属层与所述第一场效应晶体管电连接；
9.在所述第一隔离层和所述金属层上形成第二隔离层；
10.在所述第二隔离层上形成第二场效应晶体管；所述第二场效应晶体管和所述第二隔离层中具有第二通孔，所述第二通孔内填充金属材料形成第一接触塞，所述第一接触塞与所述金属层电连接。
11.具体地，所述在所述衬底上形成依次层叠的第一场效应晶体管和第一隔离层，包括：
12.在所述衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；
13.刻蚀所述堆叠层和部分厚度的衬底形成鳍，并在所述鳍上形成假栅、第一侧墙和掩膜层；
14.以所述第一侧墙为掩蔽，刻蚀所述堆叠层，并从外向内刻蚀所述第一半导体层，在所述第一半导体层的两端形成第二侧墙；
15.在所述堆叠层周围形成源漏区，并在所述源漏区上形成第三隔离层；
16.去除所述假栅和所述第一半导体层，将所述第二半导体层作为沟道，形成包围所述沟道的栅极；
17.在所述第三隔离层中形成第三通孔，并在所述第三通孔中沉积金属材料，形成第二接触塞；所述第二接触塞与所述金属层电连接。
18.具体地，在所述第一隔离层和所述金属层上形成第二隔离层之前，所述方法还包括：
19.对所述金属层进行平坦化处理，直至所述金属层与所述第一隔离层的表面齐平。
20.具体地，所述金属层的材料包括w、al、cu、co、ti、pt、tin、tan、tic、mo、ru、au或ag中的至少一种。
21.具体地，所述金属层的厚度或宽度大于或等于1nm，且小于或等于10000nm。
22.具体地，所述金属层为单层或多层结构。
23.具体地，所述第一场效应晶体管和所述第二场效应晶体管为纳米片环栅场效应晶体管。
24.第二方面，本技术实施例还提供了一种半导体器件，包括：
25.位于衬底上依次层叠的第一场效应晶体管、第一隔离层、第二隔离层和第二场效应晶体管；所述第一隔离层中具有金属层，所述金属层与所述第一场效应晶体管电连接，第二场效应晶体管包括第一接触塞，所述第一接触塞与所述金属层电连接。
26.具体地，所述金属层的材料包括w、al、cu、co、ti、pt、tin、tan、tic、mo、ru、au或ag中的至少一种。
27.具体地，所述金属层的厚度或宽度大于或等于1nm，且小于或等于10000nm。
28.本技术实施例提供了一种半导体器件的制造方法及半导体器件，在衬底上形成第一场效应晶体管，并在第一场效应晶体管上形成第一隔离层，在第一隔离层中形成第一通孔，并在第一通孔中沉积金属层，金属层可以作为电源分布供给网络，电源分布供给网络用于向场效应晶体管供电，金属层与第一场效应晶体管电连接，这样，金属层可以向第一场效应晶体管供电，由于第一场效应管和电源分布供给网络均位于衬底的同一侧，可以形成第一场效应晶体管的fs-pdn结构，接着，在第一隔离层和金属层上形成第二隔离层，在第二隔离层上形成第二场效应晶体管，其中，第二场效应晶体管和第二隔离层中具有贯穿的第二通孔，第二通孔内填充金属材料形成第一接触塞，第一接触塞与金属层电连接，这样，金属层可以向第二场效应晶体管供电，可以形成第二场效应晶体管的bs-pdn结构，bs-pdn结构所占的空间更小，能够减小器件尺寸，此外，第一场效应晶体管和第二场效应晶体管可以共用同一个金属层进行供电，提升了半导体器件的集成密度，也无需减薄衬底，减少工艺流程步骤，降低工艺难度。
附图说明
29.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
30.图1为本技术实施例提供的一种半导体器件的制造方法的流程示意图；
31.图2为本技术实施例提供的一种半导体器件的结构示意图；
32.图3为本技术实施例提供的一种第一场效应晶体管的整体结构示意图；
33.图4为本技术实施例提供的一种半导体器件在x-x方向的剖面图；
34.图5为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
35.图6为本技术实施例提供的一种半导体器件在y-y方向的剖面图；
36.图7为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
37.图8为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
38.图9为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
39.图10为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
40.图11为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
41.图12为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
42.图13为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
43.图14为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
44.图15为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
45.图16为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
46.图17为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
47.图18为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
48.图19为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
49.图20为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
50.图21为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
51.图22为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
52.图23为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
53.图24为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
54.图25为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
55.图26为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
56.图27为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
57.图28为本技术实施例提供的又一种半导体器件在x-x方向的剖面图；
58.图29为本技术实施例提供的又一种半导体器件在y-y方向的剖面图；
59.图30为本技术实施例提供的又一种半导体器件在x-x方向的剖面图。
具体实施方式
60.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本技术的具体实施方式做详细的说明。
61.在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广，因此本技术不受下面公开的具体实施例的限制。
62.其次，本技术结合示意图进行详细描述，在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应
限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
63.为了便于理解，下面结合附图对本技术实施例提供的一种半导体器件的制造方法及半导体器件进行详细的说明。
64.参考图1所示，为本技术实施例提供的一种半导体器件的制造方法的流程示意图，该方法包括以下步骤。
65.s101，在衬底上形成依次层叠的第一场效应晶体管和第一隔离层。
66.在本技术实施例中，可以提供衬底，衬底可以为si或sige，可以采用体硅si衬底并进行衬底掺杂，具体地，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对p型fet，上述高掺杂阱区为n阱，注入的杂质为n型杂质离子，比如磷(p)离子；其中对n型fet，上述高掺杂阱区为p阱，注入的杂质为p型杂质离子，比如硼(b)离子。
67.为了便于说明，可以将从衬底到第一场效应晶体管的方向称为“上”，将从第一场效应晶体管到衬底的方向称为“下”，但这样标记是为了方便起见，与重力的方向无关。
68.具体地，在衬底上可以形成第一场效应晶体管，第一场效应晶体管可以为纳米片环栅场效应晶体管，也可以为其它类型的场效应晶体管，在此不做具体限定。接着，可以在第一场效应晶体管的表面形成第一隔离层，用于将第一场效应晶体管和第二场效应晶体管隔离开。
69.具体地，本技术提供的半导体器件可以为三维堆叠场效应晶体管(3ds fet)，也可以为垂直场效应晶体管(vertical field-effect transistor，vfet)，3ds fet具体可以为互补场效应晶体管(complementary fet，cfet)，当然也可以为其它类型的场效应晶体管。参考图2所示，为本技术实施例提供的一种半导体器件的结构示意图，在衬底100上具有第一场效应晶体管10和第一隔离层20。
70.s102，在第一隔离层中形成第一通孔，并在第一通孔中沉积金属层。
71.在本技术实施例中，可以在第一隔离层20中形成通孔，记为第一通孔，第一通孔可以贯穿第一隔离层20，第一通孔的形状在此不做具体限定，举例来说，第一通孔可以包括第一部分和第二部分，第一部分可以位于第一隔离层20的表面，第二部分可以贯穿第一隔离层20，第一部分的横向尺寸可以大于第二部分的横向尺寸，第一部分和第二部分相连，第一部分可以用于形成电源分布供给网络，第二部分可以用于将第一部分与第一场效应晶体管相连。
72.具体地，可以在第一通孔中沉积金属层30，金属层30可以作为电源分布供给网络，金属层30可以与第一场效应晶体管10电连接，这样，电源分布供给网络可以向第一场效应晶体管10供电。第一场效应管10和电源分布供给网络均位于衬底100的同一侧，可以形成第一场效应晶体管的fs-pdn结构。
73.在一种可能的实现方式中，金属层30的材料可以包括w、al、cu、co、ti、pt、tin、tan、tic、mo、ru、au或ag中的至少一种，能够使金属层耐高温，且电阻率较小，适合较大电流通过。
74.在一种可能的实现方式中，金属层30的厚度可以大于或等于1nm，且小于或等于10000nm，金属层30的宽度也可以大于或等于1nm，且小于或等于10000nm，本领域技术人员可根据实际情况进行选择。
75.在一种可能的实现方式中，根据电路具体设计，金属层30可以为单层或多层结构，
在金属层30为多层结构时，可根据实际情况选择多层之间是否互连。
76.s103，在第一隔离层和金属层上形成第二隔离层。
77.在本技术实施例中，可以在第一隔离层20和金属层30上形成第二隔离层40，第二隔离层40的材料可以与第一隔离层20的材料相同，也可以不同，第二隔离层40可以将金属层30和第二场效应晶体管60隔离开。在形成第二隔离层40之后，可以进行化学机械抛光(chemical-mechanical planarization，cmp)平坦化，以使第二隔离层40更加平坦。
78.在一种可能的实现方式中，在第一隔离层20和金属层30上形成第二隔离层40之前，还可以对金属层30进行平坦化处理，直至金属层30与第一隔离层20的表面齐平，提高器件性能。
79.s104，在第二隔离层上形成第二场效应晶体管。
80.在本技术实施例中，可以在第二隔离层40上形成第二场效应晶体管60，第二场效应晶体管60的制作流程可以参考第一场效应晶体管10的制作流程，第二场效应晶体管60的沟道材料与第一场效应晶体管10的沟道材料可以相同，也可以不同。第二场效应晶体管60也可以为环绕栅极场效应晶体管，也可以为其它类型的场效应晶体管。
81.具体地，在第二场效应晶体管60和第二隔离层40中可以形成通孔，记为第二通孔，在第二通孔中可以填充金属材料形成第一接触塞50，第一接触塞50可以与金属层30电连接，这样，金属层30也可以向第二场效应晶体管60供电，可以形成第二场效应晶体管的bs-pdn结构，bs-pdn结构所占的空间更小，能够减小器件尺寸，提升了半导体器件的集成密度，此外，第一场效应晶体管10和第二场效应晶体管60可以共用同一个金属层30进行供电，无需为每个场效应晶体管单独设置金属层30供电，减少了金属层的数量，能够提升半导体器件的集成密度。
82.本技术采用顺序集成的方式制备半导体器件，材料与工艺选择较灵活，还有，传统的bs-pdn结构在制作过程中，由于晶圆厚度较厚，约为几百微米，需要减薄晶圆(减薄到约一、二十微米级)制作bs-pdn结构，而在本技术中，在上下场效应晶体管之间的隔离层中，形成埋入式的金属层30，以便形成电源分布供给网络，第一隔离层20和第二隔离层40的厚度之和较小，为若干微米级或者纳米级，无需进行减薄操作，减少工艺流程步骤，降低工艺难度。
83.在本技术实施例中，可以以第一场效应晶体管10为纳米片环栅场效应晶体管为例，对在衬底100上形成依次层叠的第一场效应晶体管10和第一隔离层20进行简要说明。
84.参考图3为本技术实施例提供的一种第一场效应晶体管的整体结构示意图，其中定义两个方向，设置了x-x、y-y两条虚线，后续的附图均是以x-x、y-y两条线的剖面示意图。
85.具体地，可以在衬底上外延生长出第一半导体层和第二半导体层交替层叠的堆叠层，参考图4所示，为本技术实施例提供的一种半导体器件在x-x方向的剖面图，此时在y-y方向的剖面图与在x-x方向的剖面图相同。
86.具体地，第一半导体层101和第二半导体层102的材料可以根据实际需求设置，第一半导体层101可以为锗基膜层，锗基膜层可以包括外延锗层、外延硅锗层或他们的组合，第二半导体层102可以为外延硅层。比如第一半导体层/第二半导体层堆叠层为sige/si，进行sige/si周期性超晶格外延生长，外延工艺可以采用减压外延或分子束外延等。
87.接着，可以刻蚀堆叠层和部分厚度的衬底形成鳍，在实际工艺过程中，可以参考图
5和图6所示，图5为本技术实施例提供的又一种半导体器件在x-x方向的剖面图，此时在y-y方向的剖面图如图6所示，在堆叠层上覆盖一层牺牲层103，牺牲层103具体可为多晶硅(polysi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层，继续沉积第三侧墙104，材料可以为氮化硅(sin
x
)或氧化硅。
88.再采用各向异性刻蚀，刻蚀掉剩余的牺牲层103，使其仅保留在堆叠层上的第三侧墙104，第三侧墙104在光刻中可以起到硬掩膜(hard mask)的作用。然后，以第三侧墙104为掩膜进行刻蚀，通过刻蚀工艺把外延生长的堆叠层做成鳍，形成带有堆叠层结构的鳍，然后去除第三侧墙104，形成如图7和图8所示的鳍。鳍上部为堆叠层形成的导电通道区，下部为衬底100，即该鳍不仅包括堆叠层结构101/102，还包括深入到衬底的单晶硅结构。刻蚀工艺可以为干法刻蚀或湿法刻蚀，比如采用反应离子刻蚀(reactive ion etching，rie)，鳍将用以形成n型场效应晶体管和/或p型场效应晶体管的水平纳米片。
89.在本技术实施例中，可以在鳍的周围形成浅槽隔离(shallow trench isolation，sti)区105，从而隔开相邻的晶体管，在y-y方向的剖面图如图9所示，在x-x方向的剖面图如图7所示，首先介电绝缘材料进行沉积，然后进行平坦化，例如用cmp工艺，然后进行介电绝缘材料选择性回刻，露出三维的鳍结构，以形成浅沟槽隔离区105。浅沟槽隔离区105其上表面一般和鳍中堆叠层结构与衬底单晶硅的界面齐平，也可高于或低于该界面水平线。浅沟槽隔离区105可由合适的介电材料所形成，如二氧化硅(sio2)、氮化硅(sin
x
)等。
90.在本技术实施例中，可以在鳍上形成假栅107、第一侧墙109和掩膜层108，参考图10和图11所示。具体地，假栅107可以横跨鳍上部的堆叠层，假栅107所使用的材料可以是多晶硅(polysi，p-si)或非晶硅(a-si)。在假栅107上方可以形成掩膜层108，在假栅107两侧，可以形成第一侧墙109，第一侧墙109可以为氮化硅(sin
x
)等，两侧的第一侧墙109厚度可以相同，其中，第一侧墙109的高度可以大于假栅107的高度，以避免过度刻蚀。可以理解的是，在形成假栅107之前，可以形成横跨鳍的栅介质层106，栅介质层106的材料与浅沟槽隔离区105的材料可以相同，也可以不同。
91.在本技术实施例中，可以以第一侧墙109为掩蔽，从外向内刻蚀堆叠层，仅保留假栅107和第一侧墙109下方的堆叠层。接着，从外向内刻蚀第一半导体层101两端的部分区域，在第一半导体层101两端形成第二侧墙116，在x-x方向的剖面图参考图12所示，在y-y方向的剖面图如图11所示。具体地，可以进行pull-back刻蚀，对第一半导体层101从外向中心方向刻蚀掉部分第一半导体层101，以便后续在被刻蚀掉的第一半导体层101的区域形成第二侧墙116，第二侧墙116可以为氮化硅等。
92.其中，在鳍外周沉积第二侧墙116时，可以对第二侧墙116进行刻蚀，刻蚀至在竖直方向与第二半导体层102平齐，即在第一半导体层101两端形成第二侧墙116。
93.在本技术实施例中，可以外延形成源漏区并进行源漏掺杂，对于pmos，源漏区材料为硼(b)掺杂sige(sige:b)，对于nmos，源漏区材料为磷(p)掺杂硅(si)(si:p)，并最终形成第一源漏区110，在x-x方向的剖面图如图13所示，在y-y方向的剖面图如图11所示。
94.接着，在第一源漏区110上表面沉积第三隔离层(ild)111，如图所示14和图15所示，防止后续步骤中的假栅层107与第一源漏区110之间的互连短路，并对第三隔离层111进行化学机械抛光，使其平坦化。
95.然后，如图16和图17所示，通过选择性刻蚀或腐蚀工艺，将多晶硅(polysi，p-si)
或非晶硅(a-si)形成的假栅层107与假栅介质形成的栅介质层106刻蚀或腐蚀掉，即去掉假栅107与栅介质层106，然后进行纳米片沟道释放，即去除第一半导体层101，释放第二半导体层102，将第二半导体层102作为沟道。
96.接着，形成包围沟道的第一栅极113，参考图18和19所示，具体地，可以形成第一界面氧化层(il)112、高k介质层和第一栅极113，第一界面氧化层的作用是改善高k介质层和沟道之间的界面特性。
97.参考图20和图21所示，可以进行第四隔离层115的沉积，覆盖第三隔离层111和第一栅极113，接着可以在第三隔离层111和第四隔离层115中形成第三通孔，然后在第三通孔中沉积金属材料，形成第二接触塞114，第二接触塞114的一端可以连接第一源漏区110，另一端可以与金属层30电连接，从而实现金属层30和第一源漏区的连接。这样，可以完成第一场效应晶体管10的制作。
98.在本技术实施例中，可以在纳米片环栅场效应晶体管的上方沉积形成第一隔离层20，参考图22和图23所示，接着，可以在第一隔离层20中进行打孔，得到第一通孔，然后在第一通孔中形成金属层30，参考图24和图25所示。金属层30作为pdn结构，第一场效应晶体管与pdn之间为beol通孔互连，可以向下方的第一场效应晶体管10供电，接着，可以继续沉积形成第二隔离层40，参考图26和图27，第二隔离层40的材料可以与第一隔离层20的材料相同，然后在第二隔离层40的上方形成另一个纳米片环栅场效应晶体管作为第二场效应晶体管60，参考图28和图29所示。
99.具体地，第二场效应晶体管60可以包括作为沟道的第三半导体层602、第四侧墙609、第五侧墙616、第二源漏区610、第二界面层612、第二栅极613、第五隔离层611、第六隔离层615和第三接触塞614，在形成这些结构之后，可以刻蚀第六隔离层615和第五隔离层611形成通孔以连接第二源漏区610，与此同时，可以同时刻蚀第六隔离层615、第五隔离层611、第二源漏区610和第二隔离层40，形成穿硅通孔，在穿硅通孔中沉积金属材料，形成第一接触塞50，也就是说，第二场效应晶体管60与pdn是穿硅通孔互连，形成的结构在x-x方向的剖面图如图30所示，在y-y方向上的剖视图如图29所示，这样，既可以引出源极或漏极，也可以使金属层30向第二场效应晶体管60供电，提高器件集成度，减少工艺流程。其中，可以通过激光刻蚀或深反应离子刻蚀等方式形成穿硅通孔，可以在穿硅通孔中填充多晶硅、铜、钨和高分子导体等，可以采用电镀、化学气相沉积或高分子涂布等方式进行金属材料的填充。
100.本技术实施例提供了一种半导体器件的制造方法，在衬底上形成第一场效应晶体管，并在第一场效应晶体管上形成第一隔离层，在第一隔离层中形成第一通孔，并在第一通孔中沉积金属层，金属层可以作为电源分布供给网络，电源分布供给网络用于向场效应晶体管供电，金属层与第一场效应晶体管电连接，这样，金属层可以向第一场效应晶体管供电，由于第一场效应管和电源分布供给网络均位于衬底的同一侧，可以形成第一场效应晶体管的fs-pdn结构，接着，在第一隔离层和金属层上形成第二隔离层，在第二隔离层上形成第二场效应晶体管，其中，第二场效应晶体管和第二隔离层中具有贯穿的第二通孔，第二通孔内填充金属材料形成第一接触塞，第一接触塞与金属层电连接，这样，金属层可以向第二场效应晶体管供电，可以形成第二场效应晶体管的bs-pdn结构，bs-pdn结构所占的空间更小，能够减小器件尺寸，此外，第一场效应晶体管和第二场效应晶体管可以共用同一个金属
层进行供电，提升了半导体器件的集成密度，也无需减薄衬底，减少工艺流程步骤，降低工艺难度。
101.基于以上实施例提供的一种半导体器件的制造方法，本技术实施例还提供了一种半导体器件，参考图2所示。
102.在本技术实施例中，半导体器件可以包括位于衬底100上依次层叠的第一场效应晶体管10、第一隔离层20、第二隔离层40和第二场效应晶体管60，所述第一隔离层20中具有金属层30，所述金属层30与所述第一场效应晶体管10电连接，第二场效应晶体管60包括第一接触塞50，所述第一接触塞50与所述金属层30电连接。
103.具体地，第一场效应晶体管10和第二场效应晶体管60可以为纳米片环栅场效应晶体管，如图30所示，当然也可以为其它类型的晶体管，在此不做具体限定。
104.具体地，所述金属层的材料包括w、al、cu、co、ti、pt、tin、tan、tic、mo、ru、au或ag中的至少一种。
105.具体地，金属层的厚度或宽度大于或等于1nm，且小于或等于10000nm。
106.本技术实施例提供了一种半导体器件，包括位于衬底上依次层叠的第一场效应晶体管、第一隔离层、第二隔离层和第二场效应晶体管；所述第一隔离层中具有金属层，所述金属层与所述第一场效应晶体管电连接，第二场效应晶体管包括第一接触塞，所述第一接触塞与所述金属层电连接。金属层可以作为电源分布供给网络，电源分布供给网络用于向场效应晶体管供电，金属层与第一场效应晶体管电连接，这样，金属层可以向第一场效应晶体管供电，由于第一场效应管和电源分布供给网络均位于衬底的同一侧，可以形成第一场效应晶体管的fs-pdn结构，金属层可以向第二场效应晶体管供电，可以形成第二场效应晶体管的bs-pdn结构，bs-pdn结构所占的空间更小，能够减小器件尺寸，此外，第一场效应晶体管和第二场效应晶体管可以共用同一个金属层进行供电，提升了半导体器件的集成密度，也无需减薄衬底，减少工艺流程步骤，降低工艺难度。
107.本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
108.以上所述仅是本技术的优选实施方式，虽然本技术已以较佳实施例披露如上，然而并非用以限定本技术。任何熟悉本领域的技术人员，在不脱离本技术技术方案范围情况下，都可利用上述揭示的方法和技术内容对本技术技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本技术技术方案的内容，依据本技术的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本技术技术方案保护的范围内。

技术特征：
1.一种半导体器件的制造方法，其特征在于，包括：在所述衬底上形成依次层叠的第一场效应晶体管和第一隔离层；在所述第一隔离层中形成第一通孔，并在所述第一通孔中沉积金属层；所述金属层与所述第一场效应晶体管电连接；在所述第一隔离层和所述金属层上形成第二隔离层；在所述第二隔离层上形成第二场效应晶体管；所述第二场效应晶体管和所述第二隔离层中具有第二通孔，所述第二通孔内填充金属材料形成第一接触塞，所述第一接触塞与所述金属层电连接。2.根据权利要求1所述的方法，其特征在于，所述在所述衬底上形成依次层叠的第一场效应晶体管和第一隔离层，包括：在所述衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀所述堆叠层和部分厚度的衬底形成鳍，并在所述鳍上形成假栅、第一侧墙和掩膜层；以所述第一侧墙为掩蔽，刻蚀所述堆叠层，并从外向内刻蚀所述第一半导体层，在所述第一半导体层的两端形成第二侧墙；在所述堆叠层周围形成源漏区，并在所述源漏区上形成第三隔离层；去除所述假栅和所述第一半导体层，将所述第二半导体层作为沟道，形成包围所述沟道的栅极；在所述第三隔离层中形成第三通孔，并在所述第三通孔中沉积金属材料，形成第二接触塞；所述第二接触塞与所述金属层电连接。3.根据权利要求1所述的方法，其特征在于，在所述第一隔离层和所述金属层上形成第二隔离层之前，所述方法还包括：对所述金属层进行平坦化处理，直至所述金属层与所述第一隔离层的表面齐平。4.根据权利要求1-3任意一项所述的方法，其特征在于，所述金属层的材料包括w、al、cu、co、ti、pt、tin、tan、tic、mo、ru、au或ag中的至少一种。5.根据权利要求1-3任意一项所述的方法，其特征在于，所述金属层的厚度或宽度大于或等于1nm，且小于或等于10000nm。6.根据权利要求1-3任意一项所述的方法，其特征在于，所述金属层为单层或多层结构。7.根据权利要求1-3任意一项所述的方法，其特征在于，所述第一场效应晶体管和所述第二场效应晶体管为纳米片环栅场效应晶体管。8.一种半导体器件，其特征在于，包括：位于衬底上依次层叠的第一场效应晶体管、第一隔离层、第二隔离层和第二场效应晶体管；所述第一隔离层中具有金属层，所述金属层与所述第一场效应晶体管电连接，第二场效应晶体管包括第一接触塞，所述第一接触塞与所述金属层电连接。9.根据权利要求8所述的半导体器件，其特征在于，所述金属层的材料包括w、al、cu、co、ti、pt、tin、tan、tic、mo、ru、au或ag中的至少一种。10.根据权利要求8所述的半导体器件，其特征在于，所述金属层的厚度或宽度大于或等于1nm，且小于或等于10000nm。

技术总结
本申请提供一种半导体器件的制造方法及半导体器件，在衬底上形成第一场效应晶体管，并在第一场效应晶体管上形成第一隔离层，在第一隔离层中形成第一通孔，并在第一通孔中沉积金属层，金属层可以作为电源分布供给网络，金属层与第一场效应晶体管电连接，这样，金属层可以向第一场效应晶体管供电，接着，在第一隔离层和金属层上形成第二隔离层，在第二隔离层上形成第二场效应晶体管，其中，第二场效应晶体管和第二隔离层中具有贯穿的第二通孔，第二通孔内填充金属材料形成第一接触塞，第一接触塞与金属层电连接，金属层可以向第二场效应晶体管供电，能够减小器件尺寸，提升了半导体器件的集成密度，减少工艺流程步骤，降低工艺难度。度。度。


技术研发人员：殷华湘 张青竹 张亚东 姚佳欣
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2023.07.21
技术公布日：2023/10/7