锁存电路、阵列基板及电泳显示装置的制作方法

1.本发明涉及显示技术领域，尤其涉及一种锁存电路、阵列基板及电泳显示装置。


背景技术：

2.在显示技术中，锁存电路作为驱动的关键部件，能够对输入信号(例如图像信号)进行锁存，实现像素电压的长时间稳定保持。而实现对输入信号的快速写入以及长期锁存的锁存电路，一直是相关研发人员的研究重点。


技术实现要素：

3.本发明提供了一种锁存电路、阵列基板及电泳显示装置，以实现对输入信号的快速写入以及长期锁存。
4.第一方面，本发明实施例提供了一种锁存电路，包括：第一反相器、第二反相器、第三反相器和第四反相器；
5.所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第一反相器的输入端电连接，所述第一反相器的第一电源端和所述第二反相器的第一电源端均与第一电位信号连接，所述第一反相器的第二电源端与参考电位信号连接，所述第二反相器的第二电源端与所述参考电位信号电连接；
6.所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第三反相器的输入端电连接，所述第三反相器的第一电源端和所述第四反相器的第一电源端均与第二电位信号连接，所述第三反相器的第二电源端与所述参考电位信号连接，所述第四反相器的第二电源端与所述参考电位信号电连接，相对于所述参考电位信号，所述第一电位信号与所述第二电位信号的正负相反；
7.所述第二反相器用于输出所述第一电位信号或所述参考电位信号，且输出的电位信号与向所述第一反相器输入的电位信号为同类型电位信号；所述第四反相器用于输出所述第二电位信号或所述参考电位信号，且输出的电位信号与向所述第三反相器输入的电位信号为同类型电位信号。
8.第二方面，本发明实施例还提供了一种锁存电路，包括：第一反相器、第二反相器、第三反相器和第四反相器；
9.所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第一反相器的输入端电连接，所述第一反相器的输入端与所述第三反相器的输入端连接，所述第一反相器的第一电源端和所述第二反相器的第一电源端均与第一电位信号连接；
10.所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端分别与所述第一反相器的第二电源端以及所述第二反相器的第二电源端连接，所述第三反相器的第一电源端和所述第四反相器的第一电源端均与第二电位信号连接，所述第三反相器的第二电源端和所述第四反相器的第二电源端均与参考电位信号连接，相对于所述
参考电位信号，所述第一电位信号与所述第二电位信号的正负相反。
11.第三方面，本发明实施例还提供了一种阵列基板，包括基板和位于所述基板一侧的多个像素单元，所述像素单元包括第一方面或第二方面所述的锁存电路和位于所述锁存电路远离所述基板一侧的像素电极，所述锁存电路的输出端与所述像素电极电连接。
12.第四方面，本发明实施例还提供了一种电泳显示装置，包括第三方面所述的阵列基板、公共电极层以及位于所述阵列基板与所述公共电极层之间的电泳膜。
13.本发明实施例提供的技术方案与现有技术相比具有如下优点：
14.本发明实施例提供的锁存电路采用四个反相器，在向锁存电路输入电位信号(如图像信号)时，通过四个反相器相互配合，使得锁存电路输出与输入的电位信号同类型的第一电位信号、参考电位信号或第二电位信号，从而实现了对输入信号的快速写入。另外，在输入信号消失时，锁存电路会工作于锁存状态，即锁存电路会将输出的电位信号反馈到锁存电路的输入端；此时由于锁存电路输出的电位信号与之前输入的电位信号为同类型电位信号，因此，锁存电路会保持输入信号的输出，即对输入信号进行锁存，直到不同类型的电位信号输入时，锁存电路的输出才会随输入信号而改变。由此，本发明技术方案能够实现对输入信号的长期锁存。
附图说明
15.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
16.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
17.图1为本发明实施例提供的一种锁存电路的结构框图；
18.图2为本发明实施例提供的一种锁存电路的电路图；
19.图3为本发明实施例提供的另一种锁存电路的电路图；
20.图4为本发明实施例提供的另一种锁存电路的电路图；
21.图5为本发明实施例提供的另一种锁存电路的电路图；
22.图6为图5所示的锁存电路的时序图；
23.图7为本发明实施例提供的另一种锁存电路的电路图；
24.图8为本发明实施例提供的另一种锁存电路的电路图；
25.图9为图8所示的锁存电路的时序图；
26.图10为本发明实施例提供的另一种锁存电路的结构框图；
27.图11为本发明实施例提供的另一种锁存电路的电路图；
28.图12为本发明实施例提供的一种阵列基板的剖面图；
29.图13为本发明实施例提供的一种像素单元的结构示意图；
30.图14为本发明实施例提供的另一种像素单元的结构示意图；
31.图15为本发明实施例提供的另一种像素单元的结构示意图；
32.图16为本发明实施例提供的另一种像素单元的结构示意图；
33.图17为本发明实施例提供的一种电泳显示装置的剖面图。
具体实施方式
34.为了能够更清楚地理解本发明的上述目的、特征和优点，下面将对本发明的方案进行进一步描述。需要说明的是，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
35.本发明实施例中涉及的“连接”应理解为两个器件直接连接，而“电连接”应理解为两个器件之间连接有其他器件，两个器件通过上述其他器件实现电性连接。
36.本发明实施例提供的锁存电路可应用于显示装置，尤其适用于像素每帧保持时间很长的显示装置，例如低频显示装置，具体可以包括可穿戴显示装置和电泳显示装置等。特别地，针对电泳显示装置，锁存电路能够实现三种类型的电位信号(像素电压)的长期锁存。
37.图1为本发明实施例提供的一种锁存电路的结构框图。如图1所示，该锁存电路包括：第一反相器1、第二反相器2、第三反相器3和第四反相器4；第一反相器1的输出端与第二反相器2的输入端连接，第二反相器2的输出端与第一反相器1的输入端电连接，第一反相器1的第一电源端和第二反相器2的第一电源端均与第一电位信号连接，第一反相器1的第二电源端与参考电位信号连接，第二反相器2的第二电源端与参考电位信号电连接；第三反相器3的输出端与第四反相器4的输入端连接，第四反相器4的输出端与第三反相器3的输入端电连接，第三反相器3的第一电源端和第四反相器4的第一电源端均与第二电位信号连接，第三反相器3的第二电源端与参考电位信号连接，第四反相器4的第二电源端与参考电位信号电连接，相对于参考电位信号，第一电位信号与第二电位信号的正负相反；第二反相器2用于输出第一电位信号或参考电位信号，且输出的电位信号与向第一反相器1输入的电位信号为同类型电位信号；第四反相器4用于输出第二电位信号或参考电位信号，且输出的电位信号与向第三反相器3输入的电位信号为同类型电位信号。
38.本发明实施例中，电位信号的类型是指电位信号的正负情况或参考电位信号；电位信号的正负均是相对于参考电位信号来说的，例如若电位信号大于参考电位信号，则该电位信号为正电位信号，若电位信号小于参考电位信号，则该电位信号为负电位信号。本发明实施例提供的锁存电路主要实现对输入的电位信号的类型进行锁存，锁存电路输出的电位信号的大小可以等于输入的电位信号的大小，也可以不等于输入的电位信号的大小，具体可根据实际应用进行设置，本发明对此不作限制。需要说明的是，第一反相器1和第三反相器3均具有工作电压阈值，当输入的电位信号与参考电位信号的差值小于或等于工作电压阈值时，仍认为输入的电位信号等于参考电位信号。
39.上述锁存电路中，第一反相器1的输出端与第二反相器2的输入端连接，第二反相器2的输出端与第一反相器1的输入端电连接，使得第一反相器1和第二反相器2构成一个锁存器，称为第一锁存器；第三反相器3的输出端与第四反相器4的输入端连接，第四反相器4的输出端与第三反相器3的输入端电连接，使得第三反相器3和第四反相器4也构成一个锁存器，称为第二锁存器。上述任一锁存器均可工作于写入状态和锁存状态。以第一锁存器为例，第一锁存器工作于写入状态时，第一反相器1的输入端接收到外部输入的电位信号，第二反相器2的输出端与第一反相器1的输入端断开，此时输入的电位信号写入到第一锁存器，并从第二反相器2的输出端输出与输入的电位信号同类型的电位信号；第一锁存器工作于锁存状态时，第一反相器1的输入端无外部电位信号输入，第二反相器2的输出端与第一反相器1的输入端连接，第二反相器2将输出的电位信号反馈至第一反相器1的输入端，使得
第二反相器2的输出端保持原电位信号输出。
40.进一步地，通过设置第一反相器1的第一电源端和第二反相器2的第一电源端均与第一电位信号连接，第一反相器1的第二电源端与参考电位信号连接，第二反相器2的第二电源端与参考电位信号电连接，使得第一锁存器能够根据输入的电位信号输出并锁存与输入的电位信号同类型的第一电位信号或参考电位信号。同时，通过设置第三反相器3的第一电源端和第四反相器4的第一电源端均与第二电位信号连接，第三反相器3的第二电源端与参考电位信号连接，第四反相器4的第二电源端与参考电位信号电连接，使得第二锁存器能够根据输入的电位信号输出并锁存与输入的电位信号同类型的第二电位信号或参考电位信号。
41.在一个可选实施例中，第二反相器2的输出端和第四反相器4的输出端作为锁存电路的输出端。此时，第二反相器2的输出端和第四反相器4的输出端连接。因此，为避免第二反相器2和第四反相器4输出的电位信号相冲突，可通过对第二反相器2的第二电源端与参考电位信号的通断控制，以及第四反相器4的第二电源端与参考电位信号的通断控制，使得第二反相器2和第四反相器4同时输出参考电位信号，或者仅第二反相器2输出第一电位信号，或者仅第四反相器4输出第二电位信号(详细描述可参见下文中的具体示例)。
42.在另一个可选实施例中，第二反相器2和第四反相器4输出的电位信号作为中间控制量，结合锁存电路中的节点信号，从三种预设电平信号中控制选通一种预设电平信号作为锁存电路的输出信号输出。在第二反相器2和第四反相器4输出的电位信号锁存，即保持输出时，相应的预设电平信号也会保持输出。如此，通过设置预设电平信号的正负，即可实现锁存功能(详细描述可参见下文中的具体示例)。
43.本发明实施例提供的锁存电路采用四个反相器，在向锁存电路输入电位信号(如图像信号)时，通过四个反相器相互配合，使得锁存电路输出与输入的电位信号同类型的第一电位信号、参考电位信号或第二电位信号，从而实现了对输入信号的快速写入。另外，在输入信号消失时，锁存电路会工作于锁存状态，即锁存电路会将输出的电位信号反馈到锁存电路的输入端；此时由于锁存电路输出的电位信号与之前输入的电位信号为同类型电位信号，因此，锁存电路会保持输入信号的输出，即对输入信号进行锁存，直到不同类型的电位信号输入时，锁存电路的输出才会随输入信号而改变。由此，本发明技术方案能够实现对输入信号的长期锁存。
44.图2为本发明实施例提供的一种锁存电路的电路图。在一个实施例中，如图2所示，第一反相器1包括第一pmos晶体管t1和第一nmos晶体管t2，第一pmos晶体管t1的源极与第一反相器1的第一电源端连接，第一nmos晶体管t2的源极与第一反相器1的第二电源端连接，第一pmos晶体管t1的栅极和第一nmos晶体管t2的栅极均与第一反相器1的输入端连接，第一pmos晶体管t1的漏极和第一nmos晶体管t2的漏极均与第一反相器1的输出端连接；第二反相器2包括第二pmos晶体管t3和第二nmos晶体管t4，第二pmos晶体管t3的源极与第二反相器2的第一电源端连接，第二nmos晶体管t4的源极与第二反相器2的第二电源端连接，第二pmos晶体管t3的栅极和第二nmos晶体管t4的栅极均与第二反相器2的输入端连接，第二pmos晶体管t3的漏极和第二nmos晶体管t4的漏极均与第二反相器2的输出端连接；第三反相器3包括第三pmos晶体管t5和第三nmos晶体管t6，第三nmos晶体管t6的源极与第三反相器3的第一电源端连接，第三pmos晶体管t5的源极与第三反相器3的第二电源端连接，第
三nmos晶体管t6的栅极和第三pmos晶体管t5的栅极均与第三反相器3的输入端连接，第三nmos晶体管t6的漏极和第三pmos晶体管t5的漏极均与第三反相器3的输出端连接；第四反相器4包括第四pmos晶体管t7和第四nmos晶体管t8，第四nmos晶体管t8的源极与第四反相器4的第一电源端连接，第四pmos晶体管t7的源极与第四反相器4的第二电源端连接，第四nmos晶体管t8的栅极和第四pmos晶体管t7的栅极均与第四反相器4的输入端连接，第四nmos晶体管t8的漏极和第四pmos晶体管t7的漏极均与第四反相器4的输出端连接；其中，第一电位信号vdd大于第二电位信号vee。
45.本实施例采用一个pmos晶体管和一个nmos晶体管构成一个反相器，结构简单，便于设置。
46.可选地，第一电位信号vdd为高电位信号(如+15v)，第二电位信号vee为低电位信号(如-15v)，参考电位信号为地信号gnd。
47.可选地，第二反相器2的输出端和第四反相器4的输出端作为锁存电路的输出端vp。此时，第一反相器1的输入端和第三反相器3的输入端连接，且作为锁存电路的输入端，第二反相器2的输出端和第四反相器4的输出端连接后，再与锁存电路的输入端连接，以实现对输出电位信号的反馈，进而实现锁存功能。
48.具体地，上述任一pmos晶体管的阈值电压为vthp(vthp《0)，任一nmos晶体管的阈值电压为vthn(vthn》0)，输入的电位信号为vin。vin》vthn(即vin为高电位信号)时，第一pmos晶体管t1关断，第一nmos晶体管t2导通，此时，n1节点信号为地信号gnd，继而第二pmos晶体管t3导通，第二nmos晶体管t4关断，第一电位信号vdd经由第二pmos晶体管t3输出到锁存电路的输出端vp；另外，第三pmos晶体管t5关断，第三nmos晶体管t6导通，此时，n2节点信号为第二电位信号vee，继而第四pmos晶体管t7导通，第四nmos晶体管t8关断，同时控制第四pmos晶体管t7的源极与地信号gnd断开，使得锁存电路的输出端vp最终输出第一电位信号vdd。vin《vthp(即vin为低电位信号)时，第一pmos晶体管t1导通，第一nmos晶体管t2关断，此时，n1节点信号为第一电位信号vdd，继而第二pmos晶体管t3关断，第二nmos晶体管t4导通，同时控制第二nmos晶体管t4的源极与地信号gnd断开；另外，第三pmos晶体管t5导通，第三nmos晶体管t6关断，此时，n2节点信号为地信号gnd，继而第四pmos晶体管t7关断，第四nmos晶体管t8导通，第二电位信号vee经由第四nmos晶体管t8输出到锁存电路的输出端vp，使得锁存电路的输出端vp最终输出第二电位信号vee。vthp《vin《vthn(即vin为地信号)时，第一pmos晶体管t1导通，第一nmos晶体管t2关断，此时，n1节点信号为第一电位信号vdd，继而第二pmos晶体管t3关断，第二nmos晶体管t4导通；另外，第三pmos晶体管t5关断，第三nmos晶体管t6导通，此时，n2节点信号为第二电位信号vee，继而第四pmos晶体管t7导通，第四nmos晶体管t8关断；同时控制第二nmos晶体管t4的源极与地信号gnd连接，和/或控制第四pmos晶体管t7的源极与地信号gnd连接，地信号gnd经由第二nmos晶体管t4和/或第四pmos晶体管t7输出到锁存电路的输出端vp，使得锁存电路的输出端vp最终输出地信号gnd。如此，锁存电路实现了对高电位信号、低电位信号或地信号的输出。同理，基于上述原理，锁存电路能够实现对高电位信号、低电位信号或地信号的锁存。
49.图3为本发明实施例提供的另一种锁存电路的电路图。在一个实施例中，如图3所示，锁存电路还包括第一输出控制开关11和第二输出控制开关12，第二反相器2的第二电源端通过第一输出控制开关11与参考电位信号(地信号gnd)电连接，第四反相器4的第二电源
端通过第二输出控制开关12与参考电位信号(地信号gnd)电连接；第一输出控制开关11用于在向第一反相器1输入的电位信号与参考电位信号为同类型电位信号时，导通第二反相器2的第二电源端与参考电位信号的电连接，并在向第一反相器1输入的电位信号与参考电位信号为不同类型电位信号(此时输入的电位信号为第二电位信号)，且第二反相器2未输出第一电位信号时，断开第二反相器2的第二电源端与参考电位信号的电连接，避免参考电位信号对第四反相器4输出的第二电位信号造成干扰；第二输出控制开关12用于在向第三反相器3输入的电位信号与参考电位信号为同类型电位信号时，导通第四反相器4的第二电源端与参考电位信号的电连接，并在向第三反相器3输入的电位信号与参考电位信号为不同类型电位信号(此时输入的电位信号为第一电位信号)，且第四反相器4未输出第二电位信号时，断开第四反相器4的第二电源端与参考电位信号的电连接，避免参考电位信号对第二反相器2输出的第一电位信号造成干扰。由此，本实施例通过设置第一输出控制开关11和第二输出控制开关12，实现了第二反相器2的第二电源端与参考电位信号的通断控制，以及第四反相器4的第二电源端与参考电位信号的通断控制，从而实现锁存电路对第一电位信号、第二电位信号或参考电位信号的输出及锁存，避免输出的电位信号发生冲突。
50.可选地，第一输出控制开关的控制端和第二输出控制开关的控制端，与外部控制信号连接。即第一输出控制开关和第二输出控制开关可分别由外部的控制部件进行独立控制，从而提高了对第一输出控制开关和第二输出控制开关控制的灵活性，例如，在控制锁存电路输出参考电位信号时，可控制第一输出控制开关和第二输出控制开关中的任一个导通，也可控制第一输出控制开关和第二输出控制开关同时导通。
51.可选地，图4为本发明实施例提供的另一种锁存电路的电路图。如图4所示，第一输出控制开关包括第五pmos晶体管t9，第五pmos晶体管t9的控制端与第三反相器3的输出端连接，第二输出控制开关包括第五nmos晶体管t10，第五nmos晶体管t10的控制端与第一反相器1的输出端连接。本可选方案中，第二nmos晶体管t4通过第五pmos晶体管t9与地信号gnd电连接，第四pmos晶体管t7通过第五nmos晶体管t10与地信号gnd电连接。基于前文实施例的描述，vin》vthn(即vin为高电位信号)时，n1节点信号为地信号gnd，第五nmos晶体管t10关断，n2节点信号为第二电位信号vee，第五pmos晶体管t9导通，但第二nmos晶体管t4关断，不影响锁存电路的输出端vp最终输出第一电位信号vdd。vin《vthp(即vin为低电位信号)时，n1节点信号为第一电位信号vdd，第五nmos晶体管t10导通，n2节点信号为地信号gnd，第五pmos晶体管t9关断，但第四pmos晶体管t7关断，不影响锁存电路的输出端vp最终输出第二电位信号vee。vthp《vin《vthn(即vin为地信号)时，n1节点信号为第一电位信号vdd，第五nmos晶体管t10导通，n2节点信号为第二电位信号vee，第五pmos晶体管t9导通，使得锁存电路的输出端vp最终输出地信号gnd。由此，本可选方案通过锁存电路内部的节点信号来控制第一输出控制开关和第二输出控制开关的通断，节省了外部控制部件，同时降低了对第一输出控制开关和第二输出控制开关的控制端的布线难度。
52.图5为本发明实施例提供的另一种锁存电路的电路图。在一个实施例中，如图5所示，锁存电路还包括第一像素开关t11和第一锁存开关t12，第一像素开关t11和第一锁存开关t12的通断状态相反；第一像素开关t11的栅极与第一锁存开关t12的栅极连接，第一像素开关t11的第一极分别与第一反相器1的输入端以及第三反相器3的输入端连接，第二反相器2的输出端通过第一锁存开关t12与第一反相器1的输入端电连接，第四反相器4的输出端
通过第一锁存开关t12与第三反相器3的输入端电连接。可选地，第一像素开关t11为nmos晶体管，第一锁存开关t12为pmos晶体管。
53.本实施例通过设置第一像素开关t11和第一锁存开关t12，实现对输入的电位信号的写入和锁存。具体地，结合图6，扫描信号gate控制第一像素开关t11导通时，第一锁存开关t12关断，数据信号data经由第一像素开关t11写入到第一反相器1和第三反相器3的输入端，例如数据信号data为高电位信号，此时锁存电路的输出端vp输出高电位信号，实现锁存电路的写入功能。扫描信号gate控制第一像素开关t11关断时，第一锁存开关t12导通，此时，锁存电路的输出端vp输出高电位信号经由第一锁存开关t12反馈至第一反相器1和第三反相器3的输入端，从而使得锁存电路的输出端vp仍输出高电位信号，实现锁存电路的锁存功能。之后，扫描信号gate控制第一像素开关t11再次导通时，第一锁存开关t12关断，数据信号data为低电位信号，低电位信号经由第一像素开关t11写入到第一反相器1和第三反相器3的输入端，此时锁存电路的输出端vp输出的电位信号由高电位信号变为低电位信号。如此，只有在输入到第一反相器1和第三反相器3的输入端的电位信号类型改变时，锁存电路的输出端vp输出的电位信号才会改变，实现了的对电位信号的长期锁存。
54.图7为本发明实施例提供的另一种锁存电路的电路图。在一个实施例中，如图7所示，锁存电路还包括第一像素开关t11、第二像素开关t13、第一锁存开关t12、第二锁存开关t14、第一选通单元5、第二选通单元6和第三选通单元7，第一像素开关t11和第二像素开关t13的通断状态相同，第一像素开关t11和第一锁存开关t12的通断状态相反，第二像素开关t13和第二锁存开关t14的通断状态相反；第一像素开关t11的栅极、第二像素开关t13的栅极、第一锁存开关t12的栅极和第二锁存开关t14的栅极相互连接，第一像素开关t11的第一极与第一反相器1的输入端连接，第二像素开关t13的第一极与第三反相器3的输入端连接，第二反相器2的输出端通过第一锁存开关t12与第一反相器1的输入端电连接，第四反相器4的输出端通过第二锁存开关t14与第三反相器3的输入端电连接；第一选通单元5的输入端与第一电平信号va连接，第二选通单元6的输入端与第二电平信号vb连接，第三选通单元7的输入端与第三电平信号vc连接，第一选通单元5的输出端、第二选通单元6的输出端和第三选通单元7的输出端相互连接；第一选通单元5受第一反相器1的输出信号(n1节点信号)以及第二反相器2的输出信号(p1节点信号)的控制，导通或断开第一选通单元5的输入端与输出端的连接；第二选通单元6受第一反相器1的输出信号以及第三反相器3的输出信号(n2节点信号)的控制，导通或断开第二选通单元6的输入端与输出端的连接；第三选通单元7受第三反相器3的输出信号以及第四反相器4的输出信号(p2节点信号)的控制，导通或断开第三选通单元7的输入端与输出端的连接；在同一时间段，第一选通单元5、第二选通单元6和第三选通单元7仅有一个导通。
55.本实施例中，第一电平信号va、第二电平信号vb和第三电平信号vc仅由节点信号控制输出的，不会对锁存电路的锁存功能造成影响，因此第一电平信号va、第二电平信号vb和第三电平信号vc可以为固定电平信号，也可以为可变电平信号，从而提高了锁存电路输出信号的灵活性。另外，第一锁存器和第二锁存器的输入端及输出端均相互独立，第二pmos晶体管t3和第四nmos晶体管t8的源漏端不会被同时施加第一电位信号vdd和第二电位信号vee，降低了第二pmos晶体管t3和第四nmos晶体管t8的源漏端的电压差，从而降低了对第二pmos晶体管t3和第四nmos晶体管t8的源漏端耐压特性的要求，提高了可靠性。
56.在一个具体示例中，vin1》vthn，vthp《vin2《vthn时，n1节点信号为地信号gnd，n2节点信号为第二电位信号vee，p1节点信号为第一电位信号vdd，p2节点信号为地信号gnd，此时，第一选通单元5选通，锁存电路的输出端out输出第一电平信号va。vthp《vin1《vthn，vthp《vin2《vthn时，n1节点信号为第一电位信号vdd，n2节点信号为第二电位信号vee，p1节点信号为地信号gnd，p2节点信号为地信号gnd，此时，第二选通单元6选通，锁存电路的输出端out输出第二电平信号vb。vthp《vin1《vthn，vin2《vthp时，n1节点信号为第一电位信号vdd，n2节点信号为地信号gnd，p1节点信号为地信号gnd，p2节点信号为第二电位信号vee，此时，第三选通单元7选通，锁存电路的输出端out输出第三电平信号vc。
57.可选地，如图8所示，第一选通单元包括第六pmos晶体管t15和第六nmos晶体管t16，第六pmos晶体管t15的栅极与第一反相器1的输出端连接，第六nmos晶体管t16的栅极与第二反相器2的输出端连接，第六pmos晶体管t15的第一极和第六nmos晶体管t16的第一极均与第一电平信号连接；第二选通单元包括第七pmos晶体管t17和第七nmos晶体管t18，第七nmos晶体管t18的栅极与第一反相器1的输出端连接，第七pmos晶体管t17的栅极与第三反相器3的输出端连接，第七pmos晶体管t17的第一极与第二电平信号连接，第七pmos晶体管t17的第二极与第七nmos晶体管t18的第一极连接；第三选通单元包括第八pmos晶体管t19和第八nmos晶体管t20，第八pmos晶体管t19的栅极与第四反相器4的输出端连接，第八nmos晶体管t20的栅极与第三反相器3的输出端连接，第八pmos晶体管t19的第一极和第八nmos晶体管t20的第一极均与第三电平信号连接，第六pmos晶体管t15的第二极、第六nmos晶体管t16的第二极、第七nmos晶体管t18的第二极、第八pmos晶体管t19的第二极和第八nmos晶体管t20的第二极相互连接。
58.基于上述实施例，具体地，vin1》vthn，vthp《vin2《vthn时，n1节点信号为地信号gnd，n2节点信号为第二电位信号vee，p1节点信号为第一电位信号vdd，p2节点信号为地信号gnd，此时，第六nmos晶体管t16导通，第六pmos晶体管t15、第七pmos晶体管t17、第七nmos晶体管t18、第八pmos晶体管t19和第八nmos晶体管t20关断，锁存电路的输出端out输出第一电平信号va。vthp《vin1《vthn，vthp《vin2《vthn时，n1节点信号为第一电位信号vdd，n2节点信号为第二电位信号vee，p1节点信号为地信号gnd，p2节点信号为地信号gnd，此时，第七pmos晶体管t17和第七nmos晶体管t18导通，第六pmos晶体管t15、第六nmos晶体管t16、第八pmos晶体管t19和第八nmos晶体管t20关断，锁存电路的输出端out输出第二电平信号vb。vthp《vin1《vthn，vin2《vthp时，n1节点信号为第一电位信号vdd，n2节点信号为地信号gnd，p1节点信号为地信号gnd，p2节点信号为第二电位信号vee，此时，第八pmos晶体管t19导通，第六pmos晶体管t15、第六nmos晶体管t16、第七pmos晶体管t17、第七nmos晶体管t18和第八nmos晶体管t20关断，锁存电路的输出端out输出第三电平信号vc。图9示出了第一电平信号va为可变高电平信号，第二电平信号vb为地信号(0)，第三电平信号vc为可变低电平信号时，锁存电路的驱动时序图。
59.本发明实施例还提供了另一种锁存电路，图10为本发明实施例提供的另一种锁存电路的结构框图。如图10所示，该锁存电路包括：第一反相器1、第二反相器2、第三反相器3和第四反相器4；第一反相器1的输出端与第二反相器2的输入端连接，第二反相器2的输出端与第一反相器1的输入端电连接，第一反相器1的输入端与第三反相器3的输入端连接，第一反相器1的第一电源端和第二反相器2的第一电源端均与第一电位信号连接；第三反相器
3的输出端与第四反相器4的输入端连接，第四反相器4的输出端分别与第一反相器1的第二电源端以及第二反相器2的第二电源端连接，第三反相器3的第一电源端和第四反相器4的第一电源端均与第二电位信号连接，第三反相器3的第二电源端和第四反相器4的第二电源端均与参考电位信号连接，相对于参考电位信号，第一电位信号与第二电位信号的正负相反。
60.本实施例中，第一反相器1的输出端与第二反相器2的输入端连接，第二反相器2的输出端与第一反相器1的输入端电连接，使得第一反相器1和第二反相器构成一个锁存器。该锁存器在输入的电位信号以及第四反相器输出的电位信号的作用下，能够输出与输入的电位信号类型相同的第一电位信号、第二电位信号或参考电位信号，实现对输入的电位信号的快速写入以及长期锁存。
61.具体地，如图11所示，第一反相器1包括第一pmos晶体管t1和第一nmos晶体管t2，第一pmos晶体管t1的源极与第一反相器1的第一电源端连接，第一nmos晶体管t2的源极与第一反相器1的第二电源端连接，第一pmos晶体管t1的栅极和第一nmos晶体管t2的栅极均与第一反相器1的输入端连接，第一pmos晶体管t1的漏极和第一nmos晶体管t2的漏极均与第一反相器1的输出端连接；第二反相器2包括第二pmos晶体管t3和第二nmos晶体管t4，第二pmos晶体管t3的源极与第二反相器2的第一电源端连接，第二nmos晶体管t4的源极与第二反相器2的第二电源端连接，第二pmos晶体管t3的栅极和第二nmos晶体管t4的栅极均与第二反相器2的输入端连接，第二pmos晶体管t3的漏极和第二nmos晶体管t4的漏极均与第二反相器2的输出端连接；第三反相器3包括第三pmos晶体管t5和第三nmos晶体管t6，第三nmos晶体管t6的源极与第三反相器3的第一电源端连接，第三pmos晶体管t5的源极与第三反相器3的第二电源端连接，第三nmos晶体管t6的栅极和第三pmos晶体管t5的栅极均与第三反相器3的输入端连接，第三nmos晶体管t6的漏极和第三pmos晶体管t5的漏极均与第三反相器3的输出端连接；第四反相器4包括第四pmos晶体管t7和第四nmos晶体管t8，第四nmos晶体管t8的源极与第四反相器4的第一电源端连接，第四pmos晶体管t7的源极与第四反相器4的第二电源端连接，第四nmos晶体管t8的栅极和第四pmos晶体管t7的栅极均与第四反相器4的输入端连接，第四nmos晶体管t8的漏极和第四pmos晶体管t7的漏极均与第四反相器4的输出端连接；其中，第一电位信号vdd大于第二电位信号vee。
62.可选地，第一电位信号vdd为高电位信号(如+15v)，第二电位信号vee为低电位信号(如-15v)，参考电位信号为地信号gnd。
63.示例性地，上述任一pmos晶体管的阈值电压为vthp(vthp《0)，任一nmos晶体管的阈值电压为vthn(vthn》0)，输入的电位信号为vin。vin》vthn(即vin为高电位信号)时，第一pmos晶体管t1关断，第一nmos晶体管t2导通，第三pmos晶体管t5关断，第三nmos晶体管t6导通，此时，n2节点信号为第二电位信号vee，继而第四pmos晶体管t7导通，第四nmos晶体管t8关断，地信号gnd经由第四pmos晶体管t7从第四反相器4的输出端输出，从而n1节点信号为地信号gnd，继而第二pmos晶体管t3导通，第二nmos晶体管t4关断，第一电位信号vdd经由第二pmos晶体管t3输出到锁存电路的输出端vp，锁存电路输出第一电位信号vdd。vin《vthp(即vin为低电位信号)时，第一pmos晶体管t1导通，第一nmos晶体管t2关断，第三pmos晶体管t5导通，第三nmos晶体管t6关断，此时，n2节点信号为地信号gnd，继而第四pmos晶体管t7关断，第四nmos晶体管t8导通，第二电位信号vee经由第四nmos晶体管t8从第四反相器4的
输出端输出；同时，n1节点信号为第一电位信号vdd，继而第二pmos晶体管t3关断，第二nmos晶体管t4导通，第二电位信号vee经由第二nmos晶体管t4输出到锁存电路的输出端vp，锁存电路输出第二电位信号vee。vthp《vin《vthn(即vin为地信号)时，第一pmos晶体管t1导通，第一nmos晶体管t2关断，第三pmos晶体管t5关断，第三nmos晶体管t6导通，此时，n2节点信号为第二电位信号vee，继而第四pmos晶体管t7导通，第四nmos晶体管t8关断，地信号gnd经由第四pmos晶体管t7从第四反相器4的输出端输出；同时n1节点信号为第一电位信号vdd，继而第二pmos晶体管t3关断，第二nmos晶体管t4导通，地信号gnd经由第二nmos晶体管t4输出到锁存电路的输出端vp，锁存电路输出地信号gnd。如此，锁存电路实现了对高电位信号、低电位信号或地信号的输出。同理，基于上述原理，锁存电路能够实现对高电位信号、低电位信号或地信号的锁存。
64.在一个实施例中，继续参考图11，锁存电路还包括第一像素开关t11和第一锁存开关t12，第一像素开关t11和第一锁存开关t12的通断状态相反；第一像素开关t11的栅极与第一锁存开关t12的栅极连接，第一像素开关t11的第一极与第一反相器1的输入端连接，第二反相器2的输出端通过第一锁存开关t12与第一反相器1的输入端电连接。可选地，第一像素开关t11为nmos晶体管，第一锁存开关t12为pmos晶体管。本实施例通过设置第一像素开关t11和第一锁存开关t12，实现对输入的电位信号的写入和锁存。具体地，扫描信号gate控制第一像素开关t11导通时，第一锁存开关t12关断，数据信号data经由第一像素开关t11写入到第一反相器1和第三反相器3的输入端，例如数据信号data为高电位信号，此时锁存电路的输出端vp输出高电位信号，实现锁存电路的写入功能。扫描信号gate控制第一像素开关t11关断时，第一锁存开关t12导通，此时，锁存电路的输出端vp输出高电位信号经由第一锁存开关t12反馈至第一反相器1和第三反相器3的输入端，从而使得锁存电路的输出端vp仍输出高电位信号，实现锁存电路的锁存功能。之后，扫描信号gate控制第一像素开关t11再次导通时，第一锁存开关t12关断，数据信号data为低电位信号，低电位信号经由第一像素开关t11写入到第一反相器1和第三反相器3的输入端，此时锁存电路的输出端vp输出的电位信号由高电位信号变为低电位信号。如此，只有在输入到第一反相器1和第三反相器3的输入端的电位信号类型改变时，锁存电路的输出端vp输出的电位信号才会改变，实现了的对电位信号的长期锁存。
65.本发明实施例还提供了一种阵列基板，图12为本发明实施例提供的一种阵列基板的剖面图；图13为本发明实施例提供的一种像素单元的结构示意图。如图12和图13所示，阵列基板包括基板10和位于基板10一侧的多个像素单元20，像素单元20包括本发明任一实施例提供的锁存电路21和位于锁存电路21远离基板10一侧的像素电极22，锁存电路21的输出端与像素电极22电连接。
66.在一个实施例中，继续参考图13，第二反相器的输出端vp1和第四反相器的输出端vp2作为锁存电路的输出端；像素单元还包括位于第二反相器的输出端vp1处的第一过孔和位于第四反相器的输出端vp2处的第二过孔，第二反相器的输出端vp1通过第一过孔与像素电极22电连接，第四反相器的输出端vp2通过第二过孔与像素电极22电连接。如此，第二反相器的输出端vp1与第四反相器的输出端vp2通过过孔与像素电极22电连接，从而实现第二反相器的输出端vp1与第四反相器的输出端vp2的连接，避免了在第二反相器的输出端vp1与第四反相器的输出端vp2之间进行布线，降低了工艺难度。
67.在一个实施例中，图14为本发明实施例提供的另一种像素单元的结构示意图。如图14所示，锁存电路还包括第一像素开关t11和第一锁存开关t12，像素单元还包括位于第一锁存开关t12的第一极vp’处的第三过孔，第一锁存开关t12的第一极vp’通过第三过孔与像素电极22电连接。如此，锁存电路输出的电位信号通过像素电极22反馈回第一锁存开关t12，避免了在第一锁存开关t12的第一极vp’与锁存电路的输出端之间进行布线，降低了工艺难度。
68.在一个实施例中，继续参考图14，多个像素单元呈多行多列排布，阵列基板还包括沿行方向延伸并沿列方向排布的多条扫描线(传输扫描信号gate的信号线)，以及沿列方向延伸并沿行方向排布的多条数据线(传输数据信号data的信号线)、多条第一电位信号线(传输第一电位信号vdd的信号线)、多条第二电位信号线(传输第二电位信号vee的信号线)和多条参考电位信号线(传输参考电位信号gnd的信号线)；同一行像素单元中，第一像素开关t11的栅极和第一锁存开关t12的栅极均与同一条扫描线连接；同一列像素单元中，第一像素开关t11的第二极与同一条数据线连接，第一反相器的第一电源端和第二反相器的第一电源端均与同一条第一电位信号线连接，第一反相器的第二电源端和第三反相器的第二电源端均与同一条参考电位信号线连接，第二反相器的第二电源端和第四反相器的第二电源端均与同一条参考电位信号线电连接，第三反相器的第一电源端和第四反相器的第一电源端均与同一条第二电位信号线连接；在垂直于基板所在平面的方向上，像素电极22分别与第一电位信号线、第二电位信号线和参考电位信号线相交叠。
69.在一个实施例中，参考图15，第一选通单元的输出端out1、第二选通单元的输出端out2和第三选通单元的输出端out3作为锁存电路的输出端(对应图8所示的结构)；像素单元还包括位于第一选通单元(包括t15和t16)的输出端out1处的第一过孔、位于第二选通单元(包括t17和t18)的输出端out2处的第二过孔和位于第三选通单元(包括t19和t20)的输出端out3处的第三过孔，第一选通单元的输出端out1通过第一过孔与像素电极22电连接，第二选通单元的输出端out2通过第二过孔与像素电极22电连接，第三选通单元的输出端out3通过第三过孔与像素电极22电连接。同样的，可避免在第一选通单元的输出端out1、第二选通单元的输出端out2与第三选通单元的输出端out3之间进行布线，降低了工艺难度。
70.在一个实施例中，参考图16，第二反相器(包括t3和t4)的输出端vp作为锁存电路的输出端(对应图11所示的结构)；锁存电路还包括第一像素开关t11和第一锁存开关t12，像素单元还包括位于第二反相器的输出端vp处的第一过孔和位于第一锁存开关t12的第一极vp’处的第二过孔，第二反相器的输出端vp通过第一过孔与像素电极22电连接，第一锁存开关t12的第一极vp’通过第二过孔与像素电极22电连接。同样的，可避免在第二反相器的输出端vp与第一锁存开关t12的第一极vp’之间进行布线，降低了工艺难度。
71.本发明实施例还提供了一种电泳显示装置，图17为本发明实施例提供的一种电泳显示装置的剖面图。如图17所示，电泳显示装置包括本发明任一实施例提供的阵列基板100、公共电极层200以及位于阵列基板100与公共电极层200之间的电泳膜300。
72.需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些
要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
73.以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所述的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种锁存电路，其特征在于，包括：第一反相器、第二反相器、第三反相器和第四反相器；所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第一反相器的输入端电连接，所述第一反相器的第一电源端和所述第二反相器的第一电源端均与第一电位信号连接，所述第一反相器的第二电源端与参考电位信号连接，所述第二反相器的第二电源端与所述参考电位信号电连接；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第三反相器的输入端电连接，所述第三反相器的第一电源端和所述第四反相器的第一电源端均与第二电位信号连接，所述第三反相器的第二电源端与所述参考电位信号连接，所述第四反相器的第二电源端与所述参考电位信号电连接，相对于所述参考电位信号，所述第一电位信号与所述第二电位信号的正负相反；所述第二反相器用于输出所述第一电位信号或所述参考电位信号，且输出的电位信号与向所述第一反相器输入的电位信号为同类型电位信号；所述第四反相器用于输出所述第二电位信号或所述参考电位信号，且输出的电位信号与向所述第三反相器输入的电位信号为同类型电位信号。2.根据权利要求1所述的锁存电路，其特征在于，所述第一反相器包括第一pmos晶体管和第一nmos晶体管，所述第一pmos晶体管的源极与所述第一反相器的第一电源端连接，所述第一nmos晶体管的源极与所述第一反相器的第二电源端连接，所述第一pmos晶体管的栅极和所述第一nmos晶体管的栅极均与所述第一反相器的输入端连接，所述第一pmos晶体管的漏极和所述第一nmos晶体管的漏极均与所述第一反相器的输出端连接；所述第二反相器包括第二pmos晶体管和第二nmos晶体管，所述第二pmos晶体管的源极与所述第二反相器的第一电源端连接，所述第二nmos晶体管的源极与所述第二反相器的第二电源端连接，所述第二pmos晶体管的栅极和所述第二nmos晶体管的栅极均与所述第二反相器的输入端连接，所述第二pmos晶体管的漏极和所述第二nmos晶体管的漏极均与所述第二反相器的输出端连接；所述第三反相器包括第三pmos晶体管和第三nmos晶体管，所述第三nmos晶体管的源极与所述第三反相器的第一电源端连接，所述第三pmos晶体管的源极与所述第三反相器的第二电源端连接，所述第三nmos晶体管的栅极和所述第三pmos晶体管的栅极均与所述第三反相器的输入端连接，所述第三nmos晶体管的漏极和所述第三pmos晶体管的漏极均与所述第三反相器的输出端连接；所述第四反相器包括第四pmos晶体管和第四nmos晶体管，所述第四nmos晶体管的源极与所述第四反相器的第一电源端连接，所述第四pmos晶体管的源极与所述第四反相器的第二电源端连接，所述第四nmos晶体管的栅极和所述第四pmos晶体管的栅极均与所述第四反相器的输入端连接，所述第四nmos晶体管的漏极和所述第四pmos晶体管的漏极均与所述第四反相器的输出端连接；其中，所述第一电位信号大于所述第二电位信号。3.根据权利要求2所述的锁存电路，其特征在于，还包括第一输出控制开关和第二输出控制开关，所述第二反相器的第二电源端通过所述第一输出控制开关与所述参考电位信号电连接，所述第四反相器的第二电源端通过所述第二输出控制开关与所述参考电位信号电
连接；所述第一输出控制开关用于在向所述第一反相器输入的电位信号与所述参考电位信号为同类型电位信号时，导通所述第二反相器的第二电源端与所述参考电位信号的电连接，并在向所述第一反相器输入的电位信号与所述参考电位信号为不同类型电位信号，且所述第二反相器未输出所述第一电位信号时，断开所述第二反相器的第二电源端与所述参考电位信号的电连接；所述第二输出控制开关用于在向所述第三反相器输入的电位信号与所述参考电位信号为同类型电位信号时，导通所述第四反相器的第二电源端与所述参考电位信号的电连接，并在向所述第三反相器输入的电位信号与所述参考电位信号为不同类型电位信号，且所述第四反相器未输出所述第二电位信号时，断开所述第四反相器的第二电源端与所述参考电位信号的电连接。4.根据权利要求3所述的锁存电路，其特征在于，所述第一输出控制开关的控制端和所述第二输出控制开关的控制端，与外部控制信号连接。5.根据权利要求3所述的锁存电路，其特征在于，所述第一输出控制开关包括第五pmos晶体管，所述第五pmos晶体管的控制端与所述第三反相器的输出端连接，所述第二输出控制开关包括第五nmos晶体管，所述第五nmos晶体管的控制端与所述第一反相器的输出端连接。6.根据权利要求1所述的锁存电路，其特征在于，所述锁存电路还包括第一像素开关和第一锁存开关，所述第一像素开关和所述第一锁存开关的通断状态相反；所述第一像素开关的栅极与所述第一锁存开关的栅极连接，所述第一像素开关的第一极分别与所述第一反相器的输入端以及所述第三反相器的输入端连接，所述第二反相器的输出端通过所述第一锁存开关与所述第一反相器的输入端电连接，所述第四反相器的输出端通过所述第一锁存开关与所述第三反相器的输入端电连接。7.根据权利要求1所述的锁存电路，其特征在于，所述锁存电路还包括第一像素开关、第二像素开关、第一锁存开关、第二锁存开关、第一选通单元、第二选通单元和第三选通单元，所述第一像素开关和所述第二像素开关的通断状态相同，所述第一像素开关和所述第一锁存开关的通断状态相反，所述第二像素开关和所述第二锁存开关的通断状态相反；所述第一像素开关的栅极、所述第二像素开关的栅极、所述第一锁存开关的栅极和所述第二锁存开关的栅极相互连接，所述第一像素开关的第一极与所述第一反相器的输入端连接，所述第二像素开关的第一极与所述第三反相器的输入端连接，所述第二反相器的输出端通过所述第一锁存开关与所述第一反相器的输入端电连接，所述第四反相器的输出端通过所述第二锁存开关与所述第三反相器的输入端电连接；所述第一选通单元的输入端与第一电平信号连接，所述第二选通单元的输入端与第二电平信号连接，所述第三选通单元的输入端与第三电平信号连接，所述第一选通单元的输出端、所述第二选通单元的输出端和所述第三选通单元的输出端相互连接；所述第一选通单元受所述第一反相器的输出信号以及所述第二反相器的输出信号的控制，导通或断开所述第一选通单元的输入端与输出端的连接；所述第二选通单元受所述第一反相器的输出信号以及所述第三反相器的输出信号的控制，导通或断开所述第二选通单元的输入端与输出端的连接；所述第三选通单元受所述第三反相器的输出信号以及所述第四反相器的输出信
号的控制，导通或断开所述第三选通单元的输入端与输出端的连接；在同一时间段，所述第一选通单元、所述第二选通单元和所述第三选通单元仅有一个导通。8.根据权利要求7所述的锁存电路，其特征在于，所述第一选通单元包括第六pmos晶体管和第六nmos晶体管，所述第六pmos晶体管的栅极与所述第一反相器的输出端连接，所述第六nmos晶体管的栅极与所述第二反相器的输出端连接，所述第六pmos晶体管的第一极和所述第六nmos晶体管的第一极均与第一电平信号连接；所述第二选通单元包括第七pmos晶体管和第七nmos晶体管，所述第七nmos晶体管的栅极与所述第一反相器的输出端连接，所述第七pmos晶体管的栅极与所述第三反相器的输出端连接，所述第七pmos晶体管的第一极与第二电平信号连接，所述第七pmos晶体管的第二极与所述第七nmos晶体管的第一极连接；所述第三选通单元包括第八pmos晶体管和第八nmos晶体管，所述第八pmos晶体管的栅极与所述第四反相器的输出端连接，所述第八nmos晶体管的栅极与所述第三反相器的输出端连接，所述第八pmos晶体管的第一极和所述第八nmos晶体管的第一极均与第三电平信号连接，所述第六pmos晶体管的第二极、所述第六nmos晶体管的第二极、所述第七nmos晶体管的第二极、所述第八pmos晶体管的第二极和所述第八nmos晶体管的第二极相互连接。9.一种锁存电路，其特征在于，包括：第一反相器、第二反相器、第三反相器和第四反相器；所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第一反相器的输入端电连接，所述第一反相器的输入端与所述第三反相器的输入端连接，所述第一反相器的第一电源端和所述第二反相器的第一电源端均与第一电位信号连接；所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端分别与所述第一反相器的第二电源端以及所述第二反相器的第二电源端连接，所述第三反相器的第一电源端和所述第四反相器的第一电源端均与第二电位信号连接，所述第三反相器的第二电源端和所述第四反相器的第二电源端均与参考电位信号连接，相对于所述参考电位信号，所述第一电位信号与所述第二电位信号的正负相反。10.根据权利要求9所述的锁存电路，其特征在于，所述锁存电路还包括第一像素开关和第一锁存开关，所述第一像素开关和所述第一锁存开关的通断状态相反；所述第一像素开关的栅极与所述第一锁存开关的栅极连接，所述第一像素开关的第一极与所述第一反相器的输入端连接，所述第二反相器的输出端通过所述第一锁存开关与所述第一反相器的输入端电连接。11.一种阵列基板，其特征在于，包括基板和位于所述基板一侧的多个像素单元，所述像素单元包括如权利要求1-10任一项所述的锁存电路和位于所述锁存电路远离所述基板一侧的像素电极，所述锁存电路的输出端与所述像素电极电连接。12.根据权利要求11所述的阵列基板，其特征在于，所述第二反相器的输出端和所述第四反相器的输出端作为所述锁存电路的输出端；所述像素单元还包括位于所述第二反相器的输出端处的第一过孔和位于所述第四反相器的输出端处的第二过孔，所述第二反相器的输出端通过所述第一过孔与所述像素电极电连接，所述第四反相器的输出端通过所述第二过孔与所述像素电极电连接。
13.根据权利要求12所述的阵列基板，其特征在于，所述锁存电路还包括第一像素开关和第一锁存开关，所述像素单元还包括位于所述第一锁存开关的第一极处的第三过孔，所述第一锁存开关的第一极通过所述第三过孔与所述像素电极电连接。14.根据权利要求13所述的阵列基板，其特征在于，多个所述像素单元呈多行多列排布，所述阵列基板还包括沿行方向延伸并沿列方向排布的多条扫描线，以及沿列方向延伸并沿行方向排布的多条数据线、多条第一电位信号线、多条第二电位信号线和多条参考电位信号线；同一行所述像素单元中，所述第一像素开关的栅极和所述第一锁存开关的栅极均与同一条所述扫描线连接；同一列所述像素单元中，所述第一像素开关的第二极与同一条所述数据线连接，所述第一反相器的第一电源端和所述第二反相器的第一电源端均与同一条所述第一电位信号线连接，所述第一反相器的第二电源端和所述第三反相器的第二电源端均与同一条所述参考电位信号线连接，所述第二反相器的第二电源端和所述第四反相器的第二电源端均与同一条所述参考电位信号线电连接，所述第三反相器的第一电源端和所述第四反相器的第一电源端均与同一条所述第二电位信号线连接；在垂直于所述基板所在平面的方向上，所述像素电极分别与所述第一电位信号线、所述第二电位信号线和所述参考电位信号线相交叠。15.根据权利要求11所述的阵列基板，其特征在于，所述第一选通单元的输出端、所述第二选通单元的输出端和所述第三选通单元的输出端作为所述锁存电路的输出端；所述像素单元还包括位于所述第一选通单元的输出端处的第一过孔、位于所述第二选通单元的输出端处的第二过孔和位于所述第三选通单元的输出端处的第三过孔，所述第一选通单元的输出端通过所述第一过孔与所述像素电极电连接，所述第二选通单元的输出端通过所述第二过孔与所述像素电极电连接，所述第三选通单元的输出端通过所述第三过孔与所述像素电极电连接。16.根据权利要求11所述的阵列基板，其特征在于，所述第二反相器的输出端作为所述锁存电路的输出端；所述锁存电路还包括第一像素开关和第一锁存开关，所述像素单元还包括位于所述第二反相器的输出端处的第一过孔和位于所述第一锁存开关的第一极处的第二过孔，所述第二反相器的输出端通过所述第一过孔与所述像素电极电连接，所述第一锁存开关的第一极通过所述第二过孔与所述像素电极电连接。17.一种电泳显示装置，其特征在于，包括如权利要求11-16任一项所述的阵列基板、公共电极层以及位于所述阵列基板与所述公共电极层之间的电泳膜。

技术总结
本发明涉及一种锁存电路、阵列基板及电泳显示装置。锁存电路中，第一反相器的输出端与第二反相器的输入端连接，第二反相器的输出端与第一反相器的输入端电连接，第一反相器的第一电源端和第二反相器的第一电源端均与第一电位信号连接，第一反相器的第二电源端与参考电位信号连接，第二反相器的第二电源端与参考电位信号电连接；第三反相器的输出端与第四反相器的输入端连接，第四反相器的输出端与第三反相器的输入端电连接，第三反相器的第一电源端和第四反相器的第一电源端均与第二电位信号连接，第三反相器的第二电源端与参考电位信号连接，第四反相器的第二电源端与参考电位信号电连接。本发明能够实现对输入信号的快速写入以及长期锁存。入以及长期锁存。入以及长期锁存。


技术研发人员：章凯迪 林柏全 王林志 卢浩天 粟平 席克瑞
受保护的技术使用者：上海天马微电子有限公司
技术研发日：2023.05.25
技术公布日：2023/10/7