半导体器件及电子设备的制作方法

1.本技术涉及半导体技术领域，具体而言，本技术涉及一种半导体器件及电子设备。


背景技术：

2.存储器是计算机中数据存放的主要介质，随着存储技术的发展和进步，存储器件不断朝着小型化、更高器件密度、高集成度的方向发展。


技术实现要素：

3.本技术提出一种半导体器件及电子设备，通过位线共享和字线共享，最大程度减少外围电路面积；使存储部、走线部和外围电路部三个部分位于不同层的相同面积下，无需占用其他多余面积，可节省走线和外围电路面积，提高器件密度和集成度。
4.第一个方面，本技术实施例提供了一种半导体器件，包括：衬底以及设置在衬底一侧的存储部、走线部和外围电路部，在垂直于衬底的方向上，存储部、走线部和外围电路部的位置不同；存储部包括至少两个子存储阵列，至少两个子存储阵列沿平行于衬底的第一方向依次排布；子存储阵列包括至少一个存储单元，存储单元包括晶体管；走线部包括至少一个共享字线；至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极与同一共享字线电连接，共享字线与外围电路部连接。
5.在本技术一些可选的实施方式中，位于不同子存储阵列的相同的相应位置的存储单元的晶体管的栅极与同一共享字线电连接。
6.在本技术一些可选的实施方式中，走线部还包括至少两个共享位线，至少两个共享位线与至少两个子存储阵列一一对应连接。
7.在本技术一些可选的实施方式中，子存储阵列包括本地位线、选通结构和多个存储单元，多个存储单元沿平行于衬底的第二方向依次排布；本地位线分别与多个存储单元的晶体管的源极或漏极电连接，且本地位线与选通结构电连接，以形成存储单元列；选通结构与对应的共享位线电连接；其中，第二方向与第一方向呈夹角设置。
8.在本技术一些可选的实施方式中，与同一个子存储阵列中的多个存储单元一一对应连接的多个共享字线位于同一走线层，该走线层平行于衬底，在该走线层内，多个共享字线沿第二方向依次排布。
9.在本技术一些可选的实施方式中，子存储阵列具有至少两个存储单元列，至少两个存储单元列沿第一方向依次排布；同一子存储阵列的至少两个存储单元列均与对应的同一共享位线电连接；
同一子存储阵列的至少两个存储单元列中，与不同存储单元列分别连接的共享字线位于不同走线层，与至少两个存储单元列分别连接的至少两个走线层沿垂直于衬底的方向依次排布。
10.在本技术一些可选的实施方式中，存储单元包括第一晶体管和第二晶体管，第一晶体管的源极或漏极和第二晶体管的源极或漏极均与本地位线电连接；与存储单元对应连接的共享字线包括第一子共享字线和第二子共享字线，第一子共享字线与第一晶体管的栅极电连接，第二子共享字线与第二晶体管的栅极电连接；第一子共享字线和第二子共享字线位于同一走线层，在该走线层内，第一子共享字线和第二子共享字线沿第二方向间隔排布且在第一方向上错开设置。
11.在本技术一些可选的实施方式中，至少两个子存储阵列位于同一存储阵列层，存储部具有多个存储阵列层，多个存储阵列层沿垂直于衬底的方向依次层叠设置；多个存储阵列层中，在衬底上的正投影交叠的各子存储阵列与同一共享位线电连接；和/或，多个存储阵列层中，在衬底上的正投影交叠的各存储单元的晶体管与同一共享字线电连接。
12.在本技术一些可选的实施方式中，外围电路部包括字线驱动器电路，共享字线与字线驱动器电路电连接；字线驱动器电路在衬底上的正投影、共享字线在衬底上的正投影与对应连接的存储单元在衬底上的正投影交叠。
13.在本技术一些可选的实施方式中，子存储阵列的数量为多个，沿第一方向依次排布的多个子存储阵列划分为至少两个存储阵列；同一存储阵列的各子存储阵列中位于相同的相应位置的存储单元的晶体管的栅极与同一共享字线电连接；位于不同存储阵列的子存储阵列中存储单元的晶体管的栅极与同一共享字线电连接；或者，位于不同存储阵列的子存储阵列中存储单元的晶体管的栅极分别与不同共享字线电连接。
14.在本技术一些可选的实施方式中，位于不同存储阵列的子存储阵列中相同的相应位置的存储单元的晶体管的栅极分别与不同共享字线电连接；字线驱动器电路包括至少两个子字线驱动器电路，至少两个子字线驱动器电路与至少两个存储阵列一一对应连接；和/或，与位于不同存储阵列的子存储阵列中相同的相应位置的存储单元的晶体管的栅极，分别电连接的至少两个共享字线位于同一走线层，或者分别位于不同走线层。
15.在本技术一些可选的实施方式中，外围电路部包括字线驱动器电路，与同一个存储单元对应连接的第一子共享字线和第二子共享字线分别连接至同一个字线驱动器电路的不同位置。
16.在本技术一些可选的实施方式中，外围电路部还包括与至少两个共享位线一一对应连接的至少两个感应放大器电路；感应放大器电路在衬底上的正投影与对应连接的共享位线在衬底上的正投影交
叠。
17.在本技术一些可选的实施方式中，沿远离衬底的方向，存储部、走线部和外围电路部依次设置；或者，沿远离衬底的方向，外围电路部、走线部和存储部依次设置。
18.第二个方面，本技术实施例提供了一种电子设备，包括上述的半导体器件。
19.本技术实施例提供的技术方案带来的有益技术效果包括：本技术实施例中，在垂直于衬底的方向上，存储部、走线部和外围电路部的位置不同，可以在垂直于衬底的方向上，将存储部、走线部和外围电路部分别布置在不同位置，便于合理分配空间，减小占用面积。存储部的至少两个子存储阵列沿平行于衬底的第一方向依次排布，便于对至少两个子存储阵列进行布置，能够避免干涉。
20.本技术实施例中，各子存储阵列均包括至少一个存储单元，走线部包括至少一个共享字线，至少一个共享字线与各子存储阵列中至少一个存储单元一一对应，且至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极与同一共享字线电连接，即存储部的至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极可共用一个共享字线，并可通过共用的这一条共享字线与外围电路部连接。本技术实施例通过共享字线方式，可以大幅减少走线和降低外围电路面积，不占用多余面积，提高器件密度和集成度。
21.本技术实施例中，走线部的至少两个共享位线与至少两个子存储阵列一一对应连接，不同子存储阵列分别与不同共享位线一一对应连接，通过共享位线能够读取对应的子存储阵列中存储单元的数据或者将数据写入至对应子存储阵列中的存储单元。多个存储阵列层中，在衬底上的正投影交叠的各子存储阵列与同一共享位线电连接，即位于不同存储阵列层的子存储阵列中，在衬底上的正投影交叠的各子存储阵列可以共用同一个共享位线。多个存储阵列层中，在衬底上的正投影交叠的各存储单元的晶体管与同一共享字线电连接，即位于不同存储阵列层的子存储阵列的存储单元中，在衬底上的正投影交叠的各存储单元的晶体管可以共用同一个共享字线。通过这种设计方式，可以使半导体器件的多个存储阵列层、多个子存储阵列、多个存储单元能够同时工作，实现位线共享和字线共享，从而最大程度减少外围电路面积。并且，当存储部为具有多个存储阵列层的三维结构时，不影响走线部和外围电路部排布。
22.字线驱动器电路在衬底上的正投影、共享字线在衬底上的正投影与对应的存储单元在衬底上的正投影交叠，使字线驱动器电路、共享字线与对应的存储单元三个部分位于不同层的相同面积下，不多余占用面积，节省走线和外围电路面积；并且，本技术实施例通过共享字线方式，可大幅节省字线驱动器电路面积，不占用多余面积，提高器件密度和集成度。
23.感应放大器电路在衬底上的正投影与对应连接的共享位线在衬底上的正投影交叠，使感应放大器电路与对应连接的共享位线位于不同层的相同面积下，不多余占用面积，节省走线和外围电路面积。
24.通过该走线方法和结构，使存储部、走线部和外围电路部三个部分位于不同层的相同面积下，无需占用其他多余面积，可节省走线和外围电路面积。
25.本技术附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变
得明显，或通过本技术的实践了解到。
附图说明
26.本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：图1为本技术实施例提供的一种半导体器件的部分结构的俯视图；图2a为本技术实施例提供的一种半导体器件的一个可选实例的一个结构示意图；图2b为图2a中半导体器件的另一个结构示意图；图3a为本技术实施例提供的一种半导体器件的另一个可选实例的结构示意图；图3b为本技术实施例提供的一种半导体器件的又一个可选实例的结构示意图；图4为本技术实施例提供的一种半导体器件的再一个可选实例的结构示意图；图5为本技术实施例提供的一种半导体器件的部分结构的俯视结构示意图；图6为本技术实施例提供的一种半导体器件的俯视结构示意图；图7为本技术实施例提供的一种半导体器件的一个结构示意图；图8为本技术实施例提供的一种半导体器件的另一个结构示意图；图9为本技术实施例提供的一种半导体器件的又一个结构示意图；图10为本技术实施例提供的一种半导体器件的再一个结构示意图。
27.附图标记：100-半导体器件；20-存储部；21-存储阵列层；211-子存储阵列；212-存储单元；213-本地位线；214-选通结构；215-存储单元列；216-第一晶体管；217-第二晶体管；218-字线；22-存储阵列；30-走线部；31-共享位线；32-共享字线；321-第一子共享字线；322-第二子共享字线；33-走线层；40-外围电路部；41-字线驱动器电路；411-子字线驱动器电路；412-第一字线驱动器电路；413-第二字线驱动器电路；42-感应放大器电路。
具体实施方式
28.下面结合本技术中的附图描述本技术的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本技术实施例的技术方案的示例性描述，对本技术实施例的技术方案不构成限制。
29.本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“a和/或b”可以实现为“a”，或者实现为“b”，或者实现为“a和b”。
30.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。
31.下面对相关技术进行说明：
随着各类存储器件对器件密度和集成度等需求的不断提高，三维存储器件应运而生。三维存储器件可实现数据在三维空间中的存储和传递，能够大幅度提高存储器件的存储能力，降低存储成本，提高存储器件的集成度和存储密度，有助于实现存储器件的小型化。
32.三维存储器件采用叠层结构来提高密度和集成度，但是由于设置叠层结构需要引出大量金属线来与外围电路连接，如果采用传统的一个驱动晶体管通过一个字线与外围电路连接的连线方式，会导致走线和外围电路占用面积较大，从而导致存储阵列区域三维化失去其提高密度和集成度的意义。
33.本技术提供的半导体器件及电子设备，旨在解决现有技术的如上技术问题。
34.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
35.本技术实施例提供了一种半导体器件，该半导体器件100的结构示意图如图1至图10所示，包括：衬底以及设置在衬底一侧的存储部20、走线部30和外围电路部40，在垂直于衬底的方向上，存储部20、走线部30和外围电路部40的位置不同；存储部20包括至少两个子存储阵列211，至少两个子存储阵列211沿平行于衬底的第一方向依次排布；子存储阵列211包括至少一个存储单元212，存储单元212包括晶体管；走线部30包括至少一个共享字线32；至少两个子存储阵列211中，位于不同子存储阵列211的存储单元212的晶体管的栅极与同一共享字线32电连接，共享字线32与外围电路部40连接。
36.本技术实施例中，衬底对存储部20、走线部30和外围电路部40具有支撑作用。可以在垂直于衬底的方向上，将存储部20、走线部30和外围电路部40分别布置在不同位置，便于合理分配空间，减小占用面积。
37.本技术实施例中，存储部20的至少两个子存储阵列211沿平行于衬底的第一方向依次排布，便于对至少两个子存储阵列211进行布置，能够避免干涉。
38.本技术实施例中，各子存储阵列211均包括至少一个存储单元212，走线部30包括至少一个共享字线32，共享字线32与任一子存储阵列211中的存储单元212一一对应，且至少两个子存储阵列211中，位于不同子存储阵列211的存储单元212的晶体管的栅极与同一共享字线32电连接，即存储部20的至少两个子存储阵列211中，位于不同子存储阵列211的存储单元212的晶体管的栅极可共用一个共享字线32，并可通过共用的这一条共享字线32与外围电路部40连接。相较于传统的一个驱动晶体管通过一个字线与外围电路连接的技术而言，本技术实施例通过共享字线方式，可以大幅减少走线并降低外围电路面积，不占用多余面积，提高器件密度和集成度。
39.在本技术一些可选的实施方式中，如图4所示，至少两个子存储阵列211中，位于不同子存储阵列211的相同的相应位置的存储单元212的晶体管的栅极与同一共享字线32电连接。即存储部20的至少两个子存储阵列211中，位于不同子存储阵列211的相同的相应位置的存储单元212的晶体管的栅极可共用一个共享字线32，并可通过共用的这一条共享字线32与外围电路部40连接。本技术实施例通过共享字线方式，可以大幅减少走线并降低外围电路面积，不占用多余面积，提高器件密度和集成度。
40.当然，在本技术另一些可选的实施方式中，还可以根据实际需要，使得位于不同子
存储阵列211的不同相应位置的存储单元212的晶体管的栅极与同一共享字线32电连接。
41.需要说明的是，子存储阵列211中存储单元212的位置采用坐标（m，n）来表示，其中m为行，n为列，存储单元212的坐标为（m，n）表示该存储单元212的位置在子存储阵列211的第m行，第n列。本技术实施例“至少两个子存储阵列211中，位于不同子存储阵列211的相同的相应位置的存储单元212的晶体管”包括至少两个子存储阵列211中，位于不同子存储阵列211的坐标均为（m，n）的全部存储单元212的晶体管。本技术实施例以两个子存储阵列211且各子存储阵列211均包括四个呈阵列布置的存储单元212为例进行说明：各子存储阵列211中四个存储单元212的坐标分别为（1，1）、（1，2）、（2，1）、（2，2），两个子存储阵列211中，位于不同子存储阵列211的相同的相应位置的存储单元212的晶体管指的是：两个子存储阵列211中坐标均为（1，1）的存储单元212的晶体管，即两个子存储阵列211中位于第1行、第1列的存储单元212的晶体管；或者，两个子存储阵列211中坐标均为（1，2）的存储单元212的晶体管，即两个子存储阵列211中位于第1行、第2列的存储单元212的晶体管；或者，两个子存储阵列211中坐标均为（2，1）的存储单元212的晶体管，即两个子存储阵列211中位于第2行、第1列的存储单元212的晶体管；或者，两个子存储阵列211中坐标均为（2，2）的存储单元212的晶体管，即两个子存储阵列211中位于第2行、第2列的存储单元212的晶体管。
42.需要说明的是，本技术下文中关于“相同的相应位置”的含义与上述关于“相同的相应位置”含义的解释说明类似，不再赘述。
43.可选地，本技术实施例中，晶体管的栅极通过与该晶体管对应连接的字线218与共享字线32电连接。
44.在本技术一些可选的实施方式中，如图4所示，走线部30包括与至少两个子存储阵列211一一对应连接的至少两个共享位线31。
45.本技术实施例中，走线部30的至少两个共享位线31与至少两个子存储阵列211一一对应连接，不同子存储阵列211分别与不同共享位线31一一对应连接，通过共享位线31能够读取对应的子存储阵列211中存储单元212的数据或者将数据写入至对应子存储阵列211中的存储单元212。
46.可选地，本技术实施例中，共享字线32和共享位线31均可以采用金属材料制成。
47.在本技术一些可选的实施方式中，如图4所示，子存储阵列211包括本地位线213、选通结构214和多个存储单元212，多个存储单元212沿平行于衬底的第二方向依次排布；本地位线213分别与多个存储单元212的晶体管的源极或漏极电连接，且本地位线213与选通结构214电连接，以形成存储单元列215；选通结构214与对应的共享位线31电连接；其中，第二方向与第一方向呈夹角设置。
48.本技术实施例中，多个存储单元212沿第二方向依次排布，方便布置，能够避免干涉。每一个子存储阵列211均对应连接一个共享位线31，一个子存储阵列211中，多个存储单元212的晶体管的源极或漏极均与本地位线213电连接，本地位线213与选通结构214电连接，形成了存储单元列215，选通结构214与对应的共享位线31电连接，实现该存储单元列215与共享位线31之间的电连接。
49.本技术实施例中，同一个子存储阵列211的多个存储单元212的晶体管的栅极分别与不同共享字线32一一对应并电连接，不同子存储阵列211中位于相同的相应位置的存储单元212的晶体管的栅极与同一共享字线32电连接，通过共享字线32可以控制对应的不同子存储阵列211中位于相同的相应位置的存储单元212的晶体管的开启或关闭，每一个子存储阵列211均对应连接一个共享位线31，通过共享位线31能够读取对应的子存储阵列211中存储单元212的数据或者将数据写入对应的子存储阵列211中的存储单元212，选通结构214用于在多个共享字线32信号的控制下将多个数据信号一一对应写入各存储单元212中。
50.可选地，本技术一些实施例中，第二方向与第一方向垂直。
51.在本技术一些可选的实施方式中，如图4和图7所示，与同一个子存储阵列211中的多个存储单元212的晶体管一一对应连接的多个共享字线32位于同一走线层33，该走线层33平行于衬底，在该走线层33内，多个共享字线32沿第二方向依次排布。通过这种设计方式，可以对走线进行合理布置，简化走线部30结构，避免杂乱，有助于节省外围电路面积，提高器件密度和集成度。
52.在本技术一些可选的实施方式中，如图1和图8所示，子存储阵列211具有至少两个存储单元列215，至少两个存储单元列215沿第一方向依次排布，方便布置，能够避免干涉。
53.在本技术一些可选的实施方式中，如图1和图8所示，同一子存储阵列211的至少两个存储单元列215均与对应的同一共享位线31电连接，通过同一个共享位线31能够对同一个子存储阵列211的至少两个存储单元列215的存储单元212进行读取或写入数据，简化了走线部30结构，有助于节省外围电路面积，提高器件密度和集成度。
54.在本技术一些可选的实施方式中，如图8、图9和图10所示，同一子存储阵列211的至少两个存储单元列215中，不同存储单元列215与不同共享字线32对应连接，与不同存储单元列215分别对应连接的共享字线32位于不同走线层33，且与至少两个存储单元列215分别对应连接的至少两个走线层33沿垂直于衬底的方向依次排布。
55.具体地，如图8、图9和图10所示，同一子存储阵列211的至少两个存储单元列215中，位于不同存储单元列215的相同的相应位置的存储单元212的晶体管的栅极分别与不同共享字线32对应连接，且与位于不同存储单元列215中的相同的相应位置的存储单元212的晶体管的栅极分别对应连接的共享字线32位于不同走线层33，与至少两个存储单元列215分别对应连接的至少两个走线层33沿垂直于衬底的方向依次排布。
56.如果将所有的共享字线均布置在同一走线层，会使得该走线层的面积增大，会减小外围电路面积的降低程度，因此，本技术实施例为了能够将共享字线32排开，需要增加走线层33层数，使各走线层33的面积较小，从而节省外围电路面积。
57.如图8和图9所示，每条共享位线31均包括相连接的横向共享位线和纵向共享位线，横向共享位线与选通结构214连接，纵向共享位线与外围电路部40的感应放大器电路42（sa电路）连接。如图8所示，每条横向共享位线都通过一个纵向共享位线连接到一个外围电路部的sa电路。如图9所示，相互交叠的3条横向共享位线连接到一条纵向共享位线（即相互交叠的3条横向共享位线共用一条纵向共享位线），通过这一条纵向共享位线连接到一个外围电路部的sa电路。需要说明的是，图8、图9和图10示出了字线行开关（即wl row switches）、字线列开关（即wl column switches）、字线列线（即wl column lines）、选择列（即selected columns）、字线行线（即wl row lines）、字线选择器（即wl selectors）、三维
模块（即3d module）、选择行（即selected rows）、选择字线（即selected wls），其中wl是wordline的简称。
58.可选地，本技术实施例中，当每个子存储阵列211具有多个存储单元列215时，通过共享字线32连接至外围电路部40时，对应外围电路部40需要增加由多个晶体管阵列组成的字线驱动器电路中晶体管的列数。
59.在本技术一些可选的实施方式中，如图2a、图2b、图5和图6所示，存储单元212包括第一晶体管216和第二晶体管217，第一晶体管216的源极或漏极和第二晶体管217的源极或漏极均与本地位线213电连接；与存储单元212对应连接的共享字线32包括第一子共享字线321和第二子共享字线322，第一子共享字线321与第一晶体管216的栅极电连接，第二子共享字线322与第二晶体管217的栅极电连接；第一子共享字线321和第二子共享字线322位于同一走线层33，在该走线层33内，第一子共享字线321和第二子共享字线322沿第二方向间隔排布且在第一方向上错开设置。
60.通过这种设计方式，可以将同一个存储单元212的不同晶体管对应连接的不同子共享字线均布置在同一走线层33，不同子共享字线错开设置有助于方便、合理地布置在同一走线层33，只需一层走线层即可放置与同一个存储单元212的不同晶体管对应连接的所有子共享字线。
61.需要说明的是，图2a和图2b分别展示了同一个存储阵列22的存储单元212的不同晶体管与共享字线以及外围电路的连接关系，图2a展示了存储阵列22的存储单元212的第一晶体管216与共享字线以及外围电路的连接关系，图2b展示了存储阵列22的存储单元212的第二晶体管217与共享字线以及外围电路的连接关系。
62.可选地，如图2a、图2b和图4所示，本技术实施例中，存储单元212的第一晶体管216和第二晶体管217共用一个源极或漏极，该共用的源极或漏极称为共享源极或漏极，该共享源极或漏极与本地位线213电连接，并依次通过本地位线213和选通结构214与对应的一个共享位线31电连接。
63.在本技术一些可选的实施方式中，如图8、图9和图10所示，至少两个子存储阵列211位于同一存储阵列层21，存储部20具有多个存储阵列层21，多个存储阵列层21沿垂直于衬底的方向依次层叠设置；多个存储阵列层21中，在衬底上的正投影交叠的各子存储阵列211与同一共享字线32电连接或者与不同共享字线32电连接；多个存储阵列层21中，在衬底上的正投影交叠的各存储单元212的晶体管与同一共享字线32电连接。
64.本技术实施例中，存储部20具有多个存储阵列层21，每一存储阵列层21均布置有至少两个子存储阵列211，多个存储阵列层21沿垂直于衬底的方向依次层叠设置。通过这种设计方式，可以使半导体器件100形成3d（3 dimensions，三维）堆叠结构，能够提高半导体器件的存储能力，降低存储成本，提高集成度和存储密度，有助于实现小型化；同时可以减少位线和字线的数量，有利于版图设计、提高结构密度和实用性。
65.本技术实施例中，多个存储阵列层21中，在衬底上的正投影交叠的各子存储阵列211与同一共享位线31电连接，即位于不同存储阵列层21的子存储阵列211中，在衬底上的正投影交叠的各子存储阵列211可以共用同一个共享位线31。多个存储阵列层21中，在衬底上的正投影交叠的各存储单元212的晶体管与同一共享字线32电连接，即位于不同存储阵列层21的子存储阵列211的存储单元212中，在衬底上的正投影交叠的各存储单元212的晶
体管可以共用同一个共享字线32。
66.通过这种设计方式，可以使半导体器件100的多个存储阵列层21、多个子存储阵列211、多个存储单元212能够同时工作，实现位线共享和字线共享，从而最大程度减少外围电路面积。并且，当存储部20为具有多个存储阵列层21的三维结构时，不影响走线部30和外围电路部40排布。
67.在本技术一些可选的实施方式中，如图4和图6所示，外围电路部40包括字线驱动器电路41（swd电路），共享字线32与字线驱动器电路41电连接；字线驱动器电路41在衬底上的正投影、共享字线32在衬底上的正投影与对应的存储单元212在衬底上的正投影交叠。
68.本技术实施例中，字线驱动器电路41与共享字线32电连接，字线驱动器电路41为共享字线32提供字线电压。字线驱动器电路41在衬底上的正投影、共享字线32在衬底上的正投影与对应的存储单元212在衬底上的正投影交叠，字线驱动器电路41、共享字线32与对应的存储单元212在垂直于衬底方向上依次布置，使字线驱动器电路41、共享字线32与对应的存储单元212三个部分位于不同层的相同面积下，不多余占用面积，节省走线和外围电路面积；并且，相较于传统的一个驱动晶体管通过一个字线与外围电路连接的技术而言，本技术实施例通过共享字线方式，可大幅节省swd电路面积，不占用多余面积，提高器件密度和集成度。
69.可选地，本技术实施例中，从下至上分别为存储部20、走线层33、字线驱动器电路41，字线驱动器电路41位于走线层33正上方，走线层33位于存储部20正上方。如图6所示，字线驱动器电路41（swd电路）包括第一字线驱动器电路412（swdx）和第二字线驱动器电路413（swdy），swdx连接至存储阵列的晶体管的各个源/漏极，swdy连接至存储阵列的晶体管的各个栅极。
70.在本技术一些可选的实施方式中，一个子存储阵列211中的一个存储单元212的不同晶体管分别连接不同的共享字线32，该不同的共享字线32分别连接同一个字线驱动器电路41的不同位置，存储单元212左边晶体管（如图2a中第一晶体管216）连接的共享字线连接至外围电路左边的阵列，存储单元212右边晶体管（如图2b中第二晶体管217）连接的共享字线连接至外围电路右边的阵列，从而使与同一个存储单元212的不同晶体管分别连接的不同共享字线32能够共用同一个字线驱动器电路41。
71.在本技术一些可选的实施方式中，如图2a和图2b所示，图2a示出了第一晶体管216通过第一子共享字线321与字线驱动器电路41连接，图2b示出了第二晶体管217通过第二子共享字线322与字线驱动器电路41连接。与同一个存储单元212的第一晶体管216和第二晶体管217分别对应连接的第一子共享字线321和第二子共享字线322连接至同一个字线驱动器电路41的不同位置，从而使得与同一个存储单元212的第一晶体管216和第二晶体管217分别对应连接的第一子共享字线321和第二子共享字线322能够共用同一个字线驱动器电路41。
72.在本技术一些可选的实施方式中，如图4所示，子存储阵列211的数量为多个，沿第一方向依次排布的多个子存储阵列211划分为至少两个存储阵列22；同一存储阵列22的各子存储阵列211中位于相同的相应位置的存储单元212的晶体管的栅极与同一共享字线32电连接，即同一存储阵列22的各子存储阵列211中位于相同的相应位置的存储单元212的晶体管的栅极可共用一个共享字线32，通过共用的这一条共享字线32与字线驱动器电路41电
连接，可以大幅减少走线和降低外围电路面积，提高器件密度和集成度。
73.在本技术一些可选的实施方式中，如图4所示，位于不同存储阵列22的子存储阵列211中存储单元212的晶体管的栅极与同一共享字线32电连接。通过共用一条共享字线32，可以大幅减少走线和降低外围电路面积，提高器件密度和集成度。
74.在本技术一些可选的实施方式中，位于不同存储阵列22的子存储阵列211中存储单元212的晶体管的栅极分别与不同共享字线32电连接接，可以避免干涉。
75.在本技术一些可选的实施方式中，如图3a和图3b所示，位于不同存储阵列22的子存储阵列211中相同的相应位置的存储单元212的晶体管的栅极分别与不同共享字线32电连接，可以避免干涉；字线驱动器电路41包括至少两个子字线驱动器电路411，至少两个子字线驱动器电路411与至少两个存储阵列22一一对应连接。
76.本技术实施例中，各存储阵列22分别通过对应的共享字线32与对应的子字线驱动器电路电连接，能够避免干涉，并且可以使半导体器件100的多个存储阵列22、多个子存储阵列211、多个存储单元212能够同时工作，实现位线共享和字线共享，从而最大程度减少外围电路面积。
77.在本技术一些可选的实施方式中，如图4所示，与位于不同存储阵列22的子存储阵列211中不同的相应位置的存储单元212的晶体管的栅极，分别电连接的至少两个共享字线32位于同一走线层33。通过这种设计方式，可以对走线进行合理布置，简化走线部30结构，避免杂乱，有助于节省外围电路面积，提高器件密度和集成度。
78.根据上文说明，本技术实施例“至少两个子存储阵列211中，位于不同子存储阵列211的相同的相应位置的存储单元212的晶体管”包括至少两个子存储阵列211中，位于不同子存储阵列211的坐标均为（m，n）的全部存储单元212的晶体管。比如，以两个子存储阵列211且各子存储阵列211均包括四个呈阵列布置的存储单元212为例，两个子存储阵列211中坐标均为（1，1）的存储单元212的晶体管，即两个子存储阵列211中位于第1行、第1列的存储单元212的晶体管。需要说明的是，本技术实施例“位于不同存储阵列22的子存储阵列211中不同的相应位置的存储单元212的晶体管的栅极”包括位于不同存储阵列22的子存储阵列211的坐标不同的存储单元212的晶体管的栅极；此处仍以两个子存储阵列211且各子存储阵列211均包括四个呈阵列布置的存储单元212为例进行说明，位于不同存储阵列22的子存储阵列211的坐标不同的存储单元212的晶体管，包括一个存储阵列22的子存储阵列211的坐标为（1，1）的存储单元212的晶体管，与另一个存储阵列22的子存储阵列211的坐标为（1，2）、（2，1）和/或（2，2）的存储单元212的晶体管。
79.需要说明的是，本技术下文中关于“不同的相应位置”的含义与上述关于“不同的相应位置”含义的解释说明类似，不再赘述。
80.在本技术另一些可选的实施方式中，与位于不同存储阵列22的子存储阵列211中不同的相应位置的存储单元212，分别电连接的至少两个共享字线32分别位于不同走线层33。通过这种设计方式，可以对走线进行合理布置，能够将共享字线32排开，使各走线层33的面积较小，从而节省外围电路面积，提高器件密度和集成度。
81.在本技术另一些可选的实施方式中，如图4所示，当存在多个不同的存储阵列22时，也可以通过共享字线32连接至相同的字线驱动器电路41。即子存储阵列211的数量为多个，沿第一方向依次排布的多个子存储阵列211划分为至少两个存储阵列22，不同存储阵列
22的多个子存储阵列211中位于相同的相应位置的存储单元212的晶体管可通过共享字线32连接至一起，并进一步连接至对应的字线驱动器电路41。与存储部20的子存储阵列211中的存储单元212分别对应连接的多个共享字线32，与同一个字线驱动器电路41电连接，使得多个子存储阵列211共用一个字线驱动器电路41，可大幅节省字线驱动器电路面积，因此，字线驱动器电路41可通过字线共享的方式节省面积。
82.具体地，如图4所示，从图4的左侧至右侧有2个存储阵列22（当然，可选三个或三个以上存储阵列22），每个存储阵列22有2个子存储阵列211（当然，可选三个或三个以上子存储阵列211），每个子存储阵列211只有一层存储单元212（当然，可选两层或两层以上存储阵列层21），每个子存储阵列211有1个存储单元列215（当然，可选两层或两层以上存储单元列215），每个存储单元列215有2
×
2个1t1c位元（当然，可选多个1t1c位元），其中，沿第一方向排布的2个1t1c位元形成存储单元212。每个子存储阵列211的存储单元列215共用一个共享位线31。同一个存储单元212的2个1t1c位元的晶体管分别与两个共享字线32电连接，这两个共享字线32位于同一走线层33并在该走线层33内沿第二方向间隔设置，且在第一方向上错开设置。沿第二方向排布的2个1t1c位元的晶体管分别与两个共享字线32电连接，这两个共享字线32位于同一走线层33且在该走线层33内沿第二方向间隔设置。2个子存储阵列211中位于相同的相应位置的1t1c位元，比如坐标均为（1，1）且位于沿第一方向排布的2个存储单元212中的2个左侧的1t1c位元，与同一共享字线32电连接，并通过该共享字线32与对应的字线驱动器电路41电连接。
83.当存在多个不同的存储阵列22时，也可以通过共享字线32连接至相同的外围电路阵列位元。
84.如图4所示的外围电路阵列区域，放置感应放大器电路42（sa电路）和字线驱动器电路41（swd电路），sa电路放置在共享字线32和台阶金属线的正上方，通过共享位线31与选通结构214连接。swd电路由多个晶体管阵列组成，该区域位于存储部和走线部正上方，每两个晶体管的共享源极或漏极连接至下方对应位置的共享字线32，共享字线32连接至对应位置的存储器阵列的字线（wl）。
85.选通结构214为晶体管，其栅极连接至swd电路的不同位元，即swd电路的不同的共享源极或漏极。
86.在本技术一些可选的实施方式中，如图7、图8和图9所示，外围电路部40的字线驱动器电路41包括矩阵排列的多个位点，同一层的共享字线32分别连接到字线驱动器电路41的同一列的不同位点。如图10所示，不同层的共享字线32分别连接到字线驱动器电路41的不同列的位点。
87.在本技术一些可选的实施方式中，如图2a、图2b和图4所示，外围电路部40还包括与至少两个共享位线31一一对应连接的至少两个感应放大器电路42（sa电路）；感应放大器电路42在衬底上的正投影与对应连接的共享位线31在衬底上的正投影交叠。
88.本技术实施例中，至少两个感应放大器电路42与至少两个共享位线31一一对应连接，感应放大器电路42能够感应且放大从对应的共享位线31接收的数据，或将数据输送至对应的共享位线31。感应放大器电路42在衬底上的正投影与对应连接的共享位线31在衬底上的正投影交叠，感应放大器电路42与对应连接的共享位线31在垂直于衬底方向上依次布置，使感应放大器电路42与对应连接的共享位线31位于不同层的相同面积下，不多余占用
面积，节省走线和外围电路面积。
89.本技术实施例中，外围电路部40包括sa电路和swd电路，sa电路放置在共享位线31的正上方并相互连接，swd电路由多个晶体管阵列组成，swd电路位于存储部20和走线层33正上方。通过该走线方法和结构，使存储部20、走线部30和外围电路部40三个部分位于不同层的相同面积下，无需占用其他多余面积，可节省走线和外围电路面积。
90.在本技术一些可选的实施方式中，如图2a、图2b和图4所示，沿远离衬底的方向，存储部20、走线部30和外围电路部40依次设置。如图6所示，外围电路部40放置于存储部20的顶部，具体地，走线部30放置于存储部20的顶部，外围电路部40放置于走线部30的顶部。
91.当然，在本技术另一些可选的实施方式中，沿远离衬底的方向，外围电路部40、走线部30和存储部20依次设置。外围电路部40放置于走线部30的底部，走线部30放置于存储部20的底部。
92.本技术实施例提供了一种半导体器件，该半导体器件将不同子存储阵列中处于相同的相应位置的晶体管的栅极或与栅极连接的字线，通过共享字线连接至一起后，共同连接至字线驱动器电路，使外围电路部的一个字线驱动器电路可控制多个存储器位元，通过不同子存储阵列共享字线的方式，节省字线驱动器电路区域的面积。对共享字线进行设计，使子存储阵列中每个存储单元列的存储单元左边位元和右边位元的字线，分别连接至交错开的共享字线；使走线层可以放置于存储器阵列正上方，字线驱动器电路放置在走线层正上方，感应放大器电路放置在共享位线正上方，从而节省外围电路面积。通过合理的电路设计，使不同的存储阵列中的字线或位线合并连接到字线驱动器电路或感应放大器电路上，可以大幅减少字线驱动器电路或感应放大器电路的占用面积。
93.通过共享字线和位线的结构，并且设计走线结构，将共享位线和共享字线分别连接至sa电路和swd电路，使得不同层的子存储阵列的本地位线可共用一个sa电路，不同列的存储单元的字线可用同一个swd电路，可以大幅降低swd电路的面积。并且将金属走线和外围电路置于存储器阵列正上方放置，不占用多余面积，提高器件集成密度。
94.本技术实施例提供了一种半导体器件属于半导体器件制备领域，适用于三维晶体管存储器，可应用于三维存储器存储阵列结构和外围电路的连接结构和连接方法。当然，半导体器件还可以为随机存取存储器，具体可以为静态随机存储器或者动态随机存储器，当然，也可以为闪存存储等。
95.基于同一发明构思，本技术实施例提供的一种电子设备，该电子设备包括上述的半导体器件100。
96.需要说明的是，由于本技术实施例的电子设备包括本技术实施例的半导体器件，因此，本技术实施例的电子设备也具有本技术实施例的半导体器件的上述有益效果，此处不再赘述。
97.在本技术一些可选的实施方式中，电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。其中，存储装置可以包括计算机中的内存等，此处不作限定。
98.应用本技术实施例，至少能够实现如下有益效果：本技术实施例中，在垂直于衬底的方向上，存储部、走线部和外围电路部的位置不同，可以在垂直于衬底的方向上，将存储部、走线部和外围电路部分别布置在不同位置，便
于合理分配空间，减小占用面积。存储部的至少两个子存储阵列沿平行于衬底的第一方向依次排布，便于对至少两个子存储阵列进行布置，能够避免干涉。
99.本技术实施例中，各子存储阵列均包括至少一个存储单元，走线部包括至少一个共享字线，至少一个共享字线与各子存储阵列中至少一个存储单元一一对应，且至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极与同一共享字线电连接，即存储部的至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极可共用一个共享字线，并可通过共用的这一条共享字线与外围电路部连接。本技术实施例通过共享字线方式，可以大幅减少走线和降低外围电路面积，不占用多余面积，提高器件密度和集成度。
100.本技术实施例中，走线部的至少两个共享位线与至少两个子存储阵列一一对应连接，不同子存储阵列分别与不同共享位线一一对应连接，通过共享位线能够读取对应的子存储阵列中存储单元的数据或者将数据写入至对应子存储阵列中的存储单元。多个存储阵列层中，在衬底上的正投影交叠的各子存储阵列与同一共享位线电连接，即位于不同存储阵列层的子存储阵列中，在衬底上的正投影交叠的各子存储阵列可以共用同一个共享位线。多个存储阵列层中，在衬底上的正投影交叠的各存储单元的晶体管与同一共享字线电连接，即位于不同存储阵列层的子存储阵列的存储单元中，在衬底上的正投影交叠的各存储单元的晶体管可以共用同一个共享字线。通过这种设计方式，可以使半导体器件的多个存储阵列层、多个子存储阵列、多个存储单元能够同时工作，实现位线共享和字线共享，从而最大程度减少外围电路面积。并且，当存储部为具有多个存储阵列层的三维结构时，不影响走线部和外围电路部排布。
101.字线驱动器电路在衬底上的正投影、共享字线在衬底上的正投影与对应的存储单元在衬底上的正投影交叠，使字线驱动器电路、共享字线与对应的存储单元三个部分位于不同层的相同面积下，不多余占用面积，节省走线和外围电路面积；并且，本技术实施例通过共享字线方式，可大幅节省字线驱动器电路面积，不占用多余面积，提高器件密度和集成度。
102.感应放大器电路在衬底上的正投影与对应连接的共享位线在衬底上的正投影交叠，使感应放大器电路与对应连接的共享位线位于不同层的相同面积下，不多余占用面积，节省走线和外围电路面积。
103.通过该走线方法和结构，使存储部、走线部和外围电路部三个部分位于不同层的相同面积下，无需占用其他多余面积，可节省走线和外围电路面积。
104.本技术领域技术人员可以理解，本技术中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本技术中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本技术中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
105.在本技术的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本技术的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
106.术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
107.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
108.在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
109.以上所述仅是本技术的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术的方案技术构思的前提下，采用基于本技术技术思想的其他类似实施手段，同样属于本技术实施例的保护范畴。

技术特征：
1.一种半导体器件，包括：衬底以及设置在所述衬底一侧的存储部、走线部和外围电路部，其特征在于，在垂直于所述衬底的方向上，所述存储部、所述走线部和所述外围电路部的位置不同；所述存储部包括至少两个子存储阵列，至少两个所述子存储阵列沿平行于衬底的第一方向依次排布；所述子存储阵列包括至少一个存储单元，所述存储单元包括晶体管；所述走线部包括至少一个共享字线；所述至少两个子存储阵列中，位于不同所述子存储阵列的所述存储单元的晶体管的栅极与同一所述共享字线电连接，所述共享字线与所述外围电路部连接。2.根据权利要求1所述的半导体器件，其特征在于，位于不同所述子存储阵列的相同的相应位置的所述存储单元的晶体管的栅极与同一所述共享字线电连接。3.根据权利要求1或2所述的半导体器件，其特征在于，所述走线部还包括至少两个共享位线，所述至少两个共享位线与所述至少两个子存储阵列一一对应连接。4.根据权利要求3所述的半导体器件，其特征在于，所述子存储阵列包括本地位线、选通结构和多个存储单元，多个所述存储单元沿平行于所述衬底的第二方向依次排布；所述本地位线分别与多个所述存储单元的晶体管的源极或漏极电连接，且所述本地位线与所述选通结构电连接，以形成存储单元列；所述选通结构与对应的所述共享位线电连接；其中，第二方向与第一方向呈夹角设置。5.根据权利要求4所述的半导体器件，其特征在于，与同一个所述子存储阵列中的多个所述存储单元一一对应连接的多个所述共享字线位于同一走线层，该走线层平行于所述衬底，在该走线层内，多个所述共享字线沿第二方向依次排布。6.根据权利要求4所述的半导体器件，其特征在于，所述子存储阵列具有至少两个存储单元列，至少两个所述存储单元列沿第一方向依次排布；同一子存储阵列的所述至少两个存储单元列均与对应的同一所述共享位线电连接；同一子存储阵列的所述至少两个存储单元列中，与不同所述存储单元列分别连接的所述共享字线位于不同走线层，与至少两个存储单元列分别连接的至少两个走线层沿垂直于所述衬底的方向依次排布。7.根据权利要求1或2所述的半导体器件，其特征在于，所述存储单元包括第一晶体管和第二晶体管，所述第一晶体管的源极或漏极和所述第二晶体管的源极或漏极均与本地位线电连接；与所述存储单元对应连接的所述共享字线包括第一子共享字线和第二子共享字线，所述第一子共享字线与所述第一晶体管的栅极电连接，所述第二子共享字线与所述第二晶体管的栅极电连接；所述第一子共享字线和所述第二子共享字线位于同一走线层，在该走线层内，所述第一子共享字线和所述第二子共享字线沿第二方向间隔排布且在第一方向上错开设置。8.根据权利要求3所述的半导体器件，其特征在于，所述至少两个子存储阵列位于同一存储阵列层，所述存储部具有多个存储阵列层，多个所述存储阵列层沿垂直于所述衬底的方向依次层叠设置；
所述多个存储阵列层中，在所述衬底上的正投影交叠的各子存储阵列与同一共享位线电连接；和/或，所述多个存储阵列层中，在所述衬底上的正投影交叠的各存储单元的晶体管与同一共享字线电连接。9.根据权利要求1或2所述的半导体器件，其特征在于，所述外围电路部包括字线驱动器电路，所述共享字线与所述字线驱动器电路电连接；所述字线驱动器电路在所述衬底上的正投影、所述共享字线在所述衬底上的正投影与对应连接的所述存储单元在所述衬底上的正投影交叠。10.根据权利要求9所述的半导体器件，其特征在于，所述子存储阵列的数量为多个，沿第一方向依次排布的多个所述子存储阵列划分为至少两个存储阵列；同一存储阵列的各子存储阵列中位于相同的相应位置的所述存储单元的晶体管的栅极与同一共享字线电连接；位于不同所述存储阵列的子存储阵列中所述存储单元的晶体管的栅极与同一共享字线电连接；或者，位于不同所述存储阵列的子存储阵列中所述存储单元的晶体管的栅极分别与不同共享字线电连接。11.根据权利要求10所述的半导体器件，其特征在于，位于不同所述存储阵列的子存储阵列中相同的相应位置的所述存储单元的晶体管的栅极分别与不同共享字线电连接；所述字线驱动器电路包括至少两个子字线驱动器电路，所述至少两个子字线驱动器电路与所述至少两个存储阵列一一对应连接；和/或，与位于不同所述存储阵列的子存储阵列中相同的相应位置的所述存储单元的晶体管的栅极，分别电连接的至少两个共享字线位于同一走线层，或者分别位于不同走线层。12.根据权利要求7所述的半导体器件，其特征在于，所述外围电路部包括字线驱动器电路，与同一个所述存储单元对应连接的所述第一子共享字线和所述第二子共享字线分别连接至同一个所述字线驱动器电路的不同位置。13.根据权利要求3所述的半导体器件，其特征在于，所述外围电路部还包括与所述至少两个共享位线一一对应连接的至少两个感应放大器电路；所述感应放大器电路在所述衬底上的正投影与对应连接的所述共享位线在所述衬底上的正投影交叠。14.根据权利要求1或2所述的半导体器件，其特征在于，沿远离所述衬底的方向，所述存储部、所述走线部和所述外围电路部依次设置；或者，沿远离所述衬底的方向，所述外围电路部、所述走线部和所述存储部依次设置。15.一种电子设备，其特征在于，包括权利要求1至14中任一项所述的半导体器件。

技术总结
本申请实施例提供了一种半导体器件及电子设备。该半导体器件包括：衬底以及设置在衬底一侧的存储部、走线部和外围电路部，在垂直于衬底的方向上，存储部、走线部和外围电路部的位置不同；存储部包括至少两个子存储阵列，至少两个子存储阵列沿平行于衬底的第一方向依次排布；子存储阵列包括至少一个存储单元，存储单元包括晶体管；走线部包括至少一个共享字线；至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极与同一共享字线电连接，共享字线与外围电路部连接。本申请实施例通过共享字线方式，可以大幅减少走线和降低外围电路面积，不占用多余面积，提高器件密度和集成度。密度和集成度。密度和集成度。


技术研发人员：王祥升 李庚霏 戴瑾 刘铭旭 王桂磊 赵超
受保护的技术使用者：北京超弦存储器研究院
技术研发日：2023.09.05
技术公布日：2023/10/11