储存系统和包括其的计算系统的制作方法

储存系统和包括其的计算系统
1.相关申请的交叉引用
2.本技术要求于2022年1月7日在韩国知识产权局(kipo)提交的韩国专利申请no.10-2022-0002654的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
3.示例实施例一般涉及半导体集成电路，并且更具体地说，涉及包括非易失性存储器装置的储存系统以及包括储存系统的计算系统。


背景技术：

4.包括非易失性存储器装置的储存装置可执行将从主机接收的写数据先写入至写缓冲器然后将存储在写缓冲器中的写数据写入至非易失性存储器装置的惰性(lazy)写入操作。由于针对写缓冲器的数据写入操作的速度比针对非易失性存储器装置的数据写入操作的速度更快，因此储存装置可通过惰性写入操作对来自主机的写命令快速响应。


技术实现要素：

5.本发明构思的一些示例实施例提供了一种具有提高的写性能的储存系统。基于被配置为提供对储存装置的写缓冲器的所有储存空间存储写数据和/或写缓冲器没有其中在存储在写缓冲器中的写数据被写入至非易失性存储器装置之前不能执行将新写数据写入至写缓冲器的数据写操作的自由缓冲器的问题的解决方案，所述储存系统可具有提高的性能。
6.本发明构思的一些示例实施例提供了一种包括具有提高的写性能的储存系统的计算系统。
7.根据一些示例实施例，一种储存系统可包括：第一储存装置，其包括第一写缓冲器和第一非易失性存储器装置；和第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置。第一储存装置可被配置为：当第一储存装置从主机接收写数据时，响应于确定第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小，将写数据传送至第二储存装置，并且第二储存装置可被配置为存储写数据。
8.根据一些示例实施例，一种储存系统包括：第一储存装置，其包括第一写缓冲器、映射表和第一非易失性存储器装置；和第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置。第一储存装置可被配置为响应于确定第一储存装置从主机接收写数据，将第一写缓冲器的使用缓冲器大小与第一参考缓冲器大小进行比较。第一储存装置可被配置为：响应于确定第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小，将缓冲器状态请求信号传送至第二储存装置，第二储存装置被配置为响应于缓冲器状态请求信号将包括第二写缓冲器的剩余缓冲器大小的缓冲器状态响应传送至第一储存装置。第一储存装置可被配置为通过p2p通信将写数据直接传送至第二储存装置，第二储存装置被配置为将写数据存储在第二写缓冲器中，第一储存装置被配置为将映射表中的针对写数据的物理地址改
变为第二储存装置的地址。第一储存装置可被配置为：响应于确定第一写缓冲器的使用缓冲器大小减小至小于第二参考缓冲器大小，利用第二储存装置的地址向第二储存装置请求写数据，第二储存装置被配置为通过p2p通信将写数据直接传送至第一储存装置，第一储存装置被配置为将写数据存储在第一写缓冲器中，第一储存装置被配置为将存储在第一写缓冲器中的写数据写入至第一非易失性存储器装置。
9.根据一些示例实施例，一种计算系统包括储存系统和被配置为将数据存储在储存系统中的主机。储存系统包括：第一储存装置，其包括第一写缓冲器和第一非易失性存储器装置；和第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置。第一储存装置可被配置为：当第一储存装置从主机接收写数据时，响应于确定第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小，将写数据传送至第二储存装置，并且第二储存装置被配置为存储写数据。
10.在根据一些示例实施例的储存系统和计算系统中，在其中当第一储存装置从主机接收写数据时第一储存装置的第一写缓冲器的使用缓冲器大小大于参考缓冲器大小的示例实施例中，第一储存装置可将写数据传送至第二储存装置，并且第二储存装置可存储写数据。因此，第一储存装置可不等待直至第一写缓冲器变空，并且可对来自主机的写命令快速响应，从而提高储存系统的写速度和写性能。
附图说明
11.将从下面结合附图的详细描述中更清楚地理解示出性、非限制性示例实施例。
12.图1是示出包括根据一些示例实施例的储存系统的计算系统的框图。
13.图2是用于描述根据一些示例实施例的储存系统的操作的示例的流程图。
14.图3是用于描述根据一些示例实施例的其中第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小的示例的图。
15.图4a、图4b和图4c是用于描述根据一些示例实施例的其中其它储存装置的写缓冲器的剩余缓冲器大小被检查的示例的图。
16.图5是用于描述根据一些示例实施例的其中第一储存装置将写数据传送至第二储存装置的示例的图。
17.图6是用于描述根据一些示例实施例的其中第一储存装置接收临时存储在第二储存装置中的写数据的示例的图。
18.图7a和图7b是用于描述根据一些示例实施例的储存系统的操作的示例的流程图的分离部分。
19.图8是用于描述根据一些示例实施例的其中第二储存装置将写数据临时存储在第二非易失性存储器装置中的示例的图。
20.图9是示出根据一些示例实施例的第一储存装置的第一映射表的示例的图。
21.图10是用于描述根据一些示例实施例的其中第一储存装置接收临时存储在第二储存装置的第二非易失性存储器装置中的写数据的示例的图。
22.图11a和图11b是用于描述根据一些示例实施例的储存系统的操作的示例的流程图的分离部分。
23.图12是用于描述根据一些示例实施例的其中第二储存装置将写数据临时存储在
第二非易失性存储器装置的过度供应(over-provisioning)区中的示例的图。
24.图13是示出根据一些示例实施例的计算系统的框图。
25.图14是示出根据一些示例实施例的储存装置中包括的非易失性存储器装置的示例的框图。
26.图15是示出根据一些示例实施例的图14的非易失性存储器装置的存储器单元阵列中包括的存储器块的示例的透视图。
27.图16是示出根据一些示例实施例的参照图15描述的存储器块的等效电路的电路图。
28.图17是根据一些示例实施例的储存装置中包括的非易失性存储器装置的剖视图。
具体实施方式
29.将参照其中示出了示例实施例的附图更完全地描述各种示例实施例。然而，本发明构思可按照许多不同形式实施，并且不应理解为限于本文阐述的示例实施例。在本技术中，相同标号始终指代相同元件。
30.将理解，当诸如层、膜、区或衬底的元件被称作“在”另一元件“上”时，其可直接位于另一元件上或者也可存在中间元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。还将理解，当元件被称作“在”另一元件“上”时，其可在另一元件上方或下方或邻近于(例如，水平地邻近于)另一元件。
31.将理解，可被称作相对于其它元件和/或其特性(例如，结构、表面、方向等)“垂直”、“平行”、“共面”等的元件和/或其特性(例如，结构、表面、方向等)可分别相对于其它元件和/或其特性“垂直”、“平行”、“共面”等，或者“基本上垂直”、“基本上平行”、“基本上共面”。
32.相对于其它元件和/或其特性“基本上垂直”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差以内相对于其它元件和/或其特性“垂直”，和/或相对于其它元件和/或其特性，其大小和/或角度与“垂直”等的偏差等于或小于10％(例如，
±
10％的公差)。
33.相对于其它元件和/或其特性“基本上平行”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差以内相对于其它元件和/或其特性“平行”，和/或相对于其它元件和/或其特性，其大小和/或角度与“平行”等的偏差等于或小于10％(例如，
±
10％的公差)。
34.相对于其它元件和/或其特性“基本上共面”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差以内相对于其它元件和/或其特性“共面”，和/或相对于其它元件和/或其特性，其大小和/或角度与“共面”等的偏差等于或小于10％(例如，
±
10％的公差)。
35.将理解，元件和/或其特性可在本文中被记载为与其它元件“相同”或“等同”，还将理解，本文中记载为与其它元件“一致”、“相同”或“等同”的元件和/或其特性可与其它元件和/或其特性“一致”、“相同”或“等同”或者“基本上一致”、“基本上相同”或者“基本上等同”。将理解，与其它元件和/或其特性“基本上一致”、“基本上相同”或“基本上等同”的元件和/或其特性包括在制造公差和/或材料公差范围内与其它元件和/或其特性一致、相同或
等同的元件和/或其特性。与其它元件和/或其特性一致或基本上一致、和/或相同或基本上相同的元件和/或其特性可在结构上相同或基本上相同，在功能上相同或基本上相同和/或在组成上相同或基本上相同。
36.将理解，在本文中描述为“基本上”相同和/或一致的元件和/或其特性包含在大小上具有相对差异等于或小于10％的元件和/或其特性。此外，无论元件和/或其特性是否由“基本上”修饰，将理解，这些元件和/或其特性应该被解释为包括所列元件和/或其特性左右(例如，
±
10％)的制造或操作公差。
37.当术语“大约”或“基本上”在本说明书中结合数值使用时，相关联的数值旨在包括所述数值左右
±
10％的公差。当指定范围时，范围包括它们之间诸如0.1％增量的所有的值。
38.虽然一些示例实施例的描述中可使用“相同”、“等同”或“一致”，但是应该理解，可存在一些不精确。因此，当一个元件被称作与另一元件相同时，应该理解，元件或值在期望制造或操作公差范围(例如，
±
10％)内与另一元件相同。
39.当术语“大约”或“基本上”在本说明书中结合数值使用时，相关联的数值旨在包括所述数值左右的制造或操作公差(例如，
±
10％)。此外，当词语“大约”和“基本上”结合几何形状使用时，旨在不要求几何形状的精度，而该形状的自由度在本公开的范围内。此外，无论数值或形状是否由“大约”或“基本上”修饰，将理解，这些值和形状应该被解释为包括所述数值或形状左右的制造或操作公差(例如，
±
10％)。当指明范围时，该范围包括它们之间诸如0.1％增量的所有的值。
40.如本文所描述的，当操作被描述为“通过”执行额外操作被执行时，将理解，操作可“基于”额外操作被执行，其可包括单独执行额外操作或者结合其它额外操作执行额外操作。
41.如本文所述，被描述为在一般和/或特定方向上与另一元件“间隔开”(例如，竖直地间隔开、横向地间隔开等)和/或被描述为与另一元件“分离”的元件可被理解为在一般和/或特定方向上不与另一元件直接接触(例如，在竖直方向上不与另一元件直接接触，在横向或水平方向上不与另一元件直接接触，等)。类似地，被描述为在一般和/或特定方向上彼此“间隔开”(例如，竖直地间隔开、横向地间隔开等)和/或被描述为彼此“分离”的元件可被理解为在一般和/或特定方向上彼此不直接接触(例如，在竖直方向上彼此不直接接触，在横向或水平方向上彼此不直接接触，等)。
42.图1是示出根据一些示例实施例的包括储存系统的计算系统的框图。
43.参照图1，计算系统100可包括储存系统200(包括多个储存装置220、240和260)和将数据存储在储存系统200中的主机120。
44.在一些示例实施例中，计算系统100可以是任何计算系统，诸如个人计算机(pc)、服务器计算机、数据中心、工作站、数字电视(tv)、机顶盒等。在一些示例实施例中，计算系统100可以是任何移动系统，诸如移动电话、智能电话、平板、笔记本计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、摄像机、便携式游戏控制台、音乐播放器、视频播放器、导航装置、可穿戴装置、物联网(iot)装置、万物互联(ioe)装置、电子书阅读器、虚拟现实(vr)装置、增强现实(ar)装置、机器人装置、无人机等。
45.主机120可包括主机处理器140和主机存储器160。主机处理器140可将存储在主机
存储器160中的数据作为写数据传送至储存系统200，或者可将从储存系统200读取的读数据存储至主机存储器160。
46.在一些示例实施例中，主机处理器140和主机存储器160可实施为分离的半导体芯片。在一些示例实施例中，主机处理器140和主机存储器160可集成在同一半导体芯片中。作为示例，主机处理器140可以是应用处理器(ap)中包括的多个模块中的任一个。ap可实施为片上系统(soc)。此外，主机存储器160可以是ap中包括的嵌入式存储器或非易失性存储器装置(nvm)或位于ap以外的存储器模块。
47.储存系统200可通过接口总线180连接至主机120。在一些示例实施例中，接口总线180可以是(但不限于)外围组件互连快速(pcie)总线或非易失性存储器快速(nvme)总线。在一些示例实施例中，接口总线180可以是(但不限于)高级技术附件(ata)总线、串行ata(sata)总线、外部sata(e-sata)总线、小计算机小接口(scsi)总线、串行附接scsi(sas)总线、外围组件互连(pci)总线、ieee1394总线、通用串行总线(usb)、安全数字(sd)卡总线、多媒体卡(mmc)总线、通用闪存(ufs)总线、嵌入式mmc(emmc)总线、嵌入式ufs(eufs)总线、紧凑闪存(cf)卡总线等。
48.储存系统200可包括n个或更多个储存装置220、240和260，其中n是大于1的整数。在一些示例实施例中，每个储存装置220、240和260可以是固态驱动(ssd)装置。例如，每个储存装置220、240和260可以是符合nvme标准的ssd装置。在一些示例实施例中，每个储存装置220、240和260可以是ufs装置、mmc装置或emmc装置。在一些示例实施例中，每个储存装置220、240和260可以是sd卡、微sd卡、记忆棒、芯片卡、usb卡、智能卡、cf卡等。
49.每个储存装置220、240和260可包括写缓冲器222和写缓冲器242以及非易失性存储器装置224和非易失性存储器装置244。例如，第一储存装置220可包括第一写缓冲器222和第一非易失性存储器装置224，第二储存装置240可包括第二写缓冲器242和第二非易失性存储器装置244。
50.每个写缓冲器222和242可临时存储待写入至对应的非易失性存储器装置224和244的数据。例如，如果从主机120接收到请求写入写数据的写命令(例如，响应于确定从主机120接收到请求写入写数据的写命令)，则第一储存装置220可在第一写缓冲器222中临时存储从主机120接收的写数据，并且可将存储在第一写缓冲器222中的写数据写入至第一非易失性存储器装置224。针对每个写缓冲器222和242的数据写入操作的速度可比针对每个非易失性存储器装置224和244的数据写入操作的速度更快，因此，每个储存装置220、240和260可通过利用写缓冲器222和242快速响应写命令。
51.在一些示例实施例中，如下面参照图13的描述，每个写缓冲器222和242可被包括在缓冲存储器中。缓冲存储器可包括用于临时存储写数据的写缓冲器222和写缓冲器242、用于临时存储读数据的读缓冲器、以及用于储存装置220、240和260内的内部操作的内部缓冲器。例如，第一储存装置220的第一缓冲存储器可包括第一写缓冲器222、第一读缓冲器和第一内部缓冲器，并且第二储存装置240的第二缓冲存储器可包括第二写缓冲器242、第二读缓冲器和第二内部缓冲器。在一些示例实施例中，可利用诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)的易失性存储器装置实施缓冲存储器。在一些示例实施例中，可利用诸如闪速存储器的非易失性存储器装置实施缓冲存储器。例如，每个非易失性存储器装置224和244可实施为多级单元(mlc)存储器，并且缓冲存储器可实施为比mlc存
储器更快的单级单元(slc)存储器。此外，在一些示例实施例中，如图13所示，缓冲存储器可位于每个储存装置220、240和260的储存控制器内。在一些示例实施例中，可利用位于储存控制器外的分离的半导体芯片实施缓冲存储器。在又一些示例实施例中，每个非易失性存储器装置224和244的部分区(例如，slc区)可用作缓冲存储器。
52.每个非易失性存储器装置224和244可存储通过对应的写缓冲器222和242从主机120接收的写数据。此外，存储在每个非易失性存储器装置224和244中的数据可通过读缓冲器作为读数据被提供至主机120。在一些示例实施例中，可利用(但不限于)nand闪速存储器实施每个非易失性存储器装置224和244。在一些示例实施例中，可利用电可擦除可编程只读存储器(eeprom)、相变随机存取存储器(pram)、电阻随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁随机存取存储器(mram)、铁电随机存取存储器(fram)等实施每个非易失性存储器装置224和244。
53.在根据一些示例实施例的储存系统200中，当其写缓冲器(例如，第一写缓冲器222)已满或者超阈值使用时，每个储存装置(例如，第一储存装置220)可使用其它储存装置(例如，第二储存装置240)的写缓冲器(例如，第二写缓冲器242)。例如，如果第一储存装置220从主机120接收写数据(例如，响应于例如通过储存系统200的一些部分(诸如第一储存装置220)确定第一储存装置220从主机120接收写数据)，第一储存装置220可将第一写缓冲器222的使用缓冲器大小与第一参考缓冲器大小进行比较。这里，每个写缓冲器222和242可包括多个缓冲器，并且使用缓冲器大小可表示多个缓冲器中的存储(有效)数据的缓冲器的大小。使用缓冲器大小可对应于通过从多个缓冲器的总大小减去自由缓冲器的大小计算出的值。此外，第一参考缓冲器大小可以是每个写缓冲器222和242的最大缓冲器大小(或者多个缓冲器的总大小)，或者可具有小于最大缓冲器大小的值。在其中第一写缓冲器222的使用缓冲器大小大于第一参考缓冲器大小的示例实施例中，第一储存装置220可检查其它储存装置240和260的写缓冲器242的剩余缓冲器大小或自由缓冲器大小。
54.在一些示例实施例中，在检查第二储存装置240的第二写缓冲器242的剩余缓冲器大小以将写数据传送至其它储存装置240和/或260之一(例如，第二储存装置240)之前，第一储存装置220可将缓冲器状态请求信号传送至第二储存装置240，第二储存装置240可响应于缓冲器状态请求信号将包括第二写缓冲器242的剩余缓冲器大小的缓冲器状态响应传送至第一储存装置220。在其中第二储存装置240的第二写缓冲器242具有可用空间或者自由缓冲器的示例实施例中，第一储存装置220可将写数据传送至第二储存装置240。
55.在一些示例实施例中，第一储存装置220可通过点对点(p2p)通信将写数据直接传送至第二储存装置240。通常，在其中第一储存装置220的数据被传送至第二储存装置240的示例实施例中，第一储存装置220的数据可通过主机处理器140被储存在主机存储器160中，并且存储在主机存储器160中的数据可通过主机处理器140被传送至第二储存装置240。然而，在根据一些示例实施例的储存系统200中，写数据可通过接口总线180从第一储存装置220被直接传送至第二储存装置240，而无需主机处理器140的参与或者无需被存储在主机存储器160中。在一些示例实施例中，每个储存装置220、240和260可以是符合nvme标准的ssd装置，第一储存装置220可利用控制器存储器缓冲器(cmb)和/或永久存储器区(pmr)通过p2p通信将写数据直接传送至第二储存装置240。在一些示例实施例中，第一储存装置220可通过计算快速链接(cxl)的p2p通信将写数据直接传送至第二储存装置240。在一些示例
实施例中，第一储存装置220可通过用于加速器的缓存相干互连(ccix)的p2p通信将写数据直接传送至第二储存装置240。
56.第二储存装置240可将通过p2p通信传送的写数据存储在第二写缓冲器242中。在一些示例实施例中，第二储存装置240可在第二储存装置240将写数据传送至第一储存装置220之前将写数据存储在第二写缓冲器242中。在一些示例实施例中，第二储存装置240可将存储在第二写缓冲器242中的写数据写入至第二非易失性存储器装置244(的正常区)。在又一些示例实施例中，第二非易失性存储器装置244不仅可包括可被主机120访问的正常区，还可包括不可被主机120访问的过度供应区，第二储存装置240可将存储在第二写缓冲器242中的写数据写入至第二非易失性存储器装置244的过度供应区。
57.如果(例如，响应于例如通过储存系统200的一些部分(诸如第一储存装置220)确定)第一储存装置220从主机120接收针对写数据的读命令，或者如果(例如，响应于例如通过储存系统200的一些部分(诸如第一储存装置220)确定)第一写缓冲器222的使用缓冲器大小减小至小于第二参考缓冲器大小，则第一储存装置220可从第二储存装置240接收写数据。
58.例如，在其中写数据被存储在第二储存装置240中的同时(例如，在写数据被存储的同时)第一储存装置220从主机120接收针对写数据的读命令的示例实施例中，第一储存装置220可通过(例如，cmr/pmr、cxl或ccix的)p2p通信向第二储存装置240请求写数据(例如，将请求发送至第二储存装置240，以将写数据发送至第一储存装置220，从而第一储存装置220从第二储存装置240接收写数据)，第二储存装置240可通过(例如，cmr/pmr、cxl或ccix的)p2p通信将写数据直接传送至第一储存装置220。第一储存装置220可将通过p2p通信传送的写数据存储在第一读缓冲器中，并且可将存储在第一读缓冲器中的写数据输出至主机120。
59.此外，例如，在其中(例如，响应于例如通过储存系统200的一些部分(诸如第一储存装置220)确定)第一写缓冲器222的使用缓冲器大小减小至小于第二参考缓冲器大小，和/或第一储存装置220处于空闲状态(例如，第一储存装置220几乎没有或没有待处理的命令)的示例实施例中，第一储存装置220可通过p2p通信向第二储存装置240请求写数据(例如，向第二储存装置240发送请求以将写数据发送至第一储存装置220，使得第一储存装置220从第二储存装置240接收写数据)。在一些示例实施例中，第二参考缓冲器大小可小于或等于第一参考缓冲器大小。第二储存装置240可通过p2p通信将写数据直接传送至第一储存装置220。第一储存装置220可在第一写缓冲器222中存储通过p2p通信被传送的写数据，并且可将存储在第一写缓冲器222中的写数据写入至第一非易失性存储器装置224。
60.在传统储存系统中，在其中每个储存装置的写缓冲器已满或超阈值使用的示例实施例中，在存储在写缓冲器中的写数据被写入至非易失性存储器装置之前不能执行将新写数据写入至写缓冲器的数据写入操作。然而，在根据一些示例实施例的储存系统200和包括储存系统200的计算系统100中，即使第一写缓冲器222已满或超阈值使用，第一储存装置220也可将从主机120接收的写数据传送至第二储存装置240，第二储存装置240可存储写数据。因此，第一储存装置220可不用等到第一写缓冲器222变空，并且可对来自主机120的写命令快速响应，从而提高储存系统200的写速度和写性能，因此提高储存系统200和包括储存系统200的任何装置、系统等(例如，图1所示的计算系统100)的功能性。
61.图2是用于描述根据一些示例实施例的储存系统的操作示例的流程图，图3是用于描述根据一些示例实施例的其中第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小的示例的图，图4a、图4b和图4c是用于描述根据一些示例实施例的其中其它储存装置的写缓冲器的剩余缓冲器大小被检查的示例的图，图5是用于描述根据一些示例实施例的其中第一储存装置将写数据传送至第二储存装置的示例的图，图6是用于描述根据一些示例实施例的其中第一储存装置接收临时存储在第二储存装置中的写数据的示例的图。
62.参照图2和图3，当(例如，响应于例如通过储存系统200的一些部分(诸如第一储存装置220)确定)第一储存装置220a从主机120a接收第一写数据wd1时(步骤s300)，第一储存装置220a可将第一写缓冲器222a的使用缓冲器大小ubs与第一参考缓冲器大小rbs1进行比较(步骤s310)。例如，主机120a可执行第一虚拟机vm1和第二虚拟机vm2，并且还可执行操作或控制第一虚拟机vm1和第二虚拟机vm2的管理程序130a。在图3的示例中，第一储存装置220a可被分配至第一虚拟机vm1，第二储存装置240a可被分配至第二虚拟机vm2。在示例实施例中，第一虚拟机vm1可将第一写数据wd1直接传送或写入至第一储存装置220a或通过管理程序130a传送或写入至第一储存装置220a，第二虚拟机vm2可将第二写数据wd2直接传送或写入至第二储存装置240a或通过管理程序130a传送或写入至第二储存装置240a。在一些示例实施例中，响应于在步骤s300开始从主机接收第一写数据wd1，在步骤s310执行比较。在一些示例实施例中，与在步骤s300接收第一写数据wd1同时至少部分地执行在步骤s310的比较。
63.在其中(例如，响应于例如通过储存系统200a的一些部分(诸如第一储存装置220)确定)第一写缓冲器222a的使用缓冲器大小ubs小于或等于第一参考缓冲器大小rbs1的示例实施例中(步骤s310：否)，第一储存装置220a可将第一写数据wd1存储在第一写缓冲器222a中(步骤s380)，可检查第一映射表226a中的与针对第一写数据wd1的第一逻辑地址对应的第一物理地址，并且可将存储在第一写缓冲器222a中的第一写数据wd1写入至第一非易失性存储器装置(下文中，“nvm1”)224a中的具有第一物理地址的第一存储器块(步骤s390)。如下参照图13的描述，每个储存装置220a和240a可包括存储与从主机120接收的逻辑地址对应的对应非易失性存储器装置224a和244a的物理地址的映射表226a和246a。此外，在其中(例如，响应于例如通过储存系统200的一些部分(诸如第二储存装置240a)确定)第二写缓冲器242a的使用缓冲器大小小于或等于第一参考缓冲器大小rbs1的示例实施例中，第二储存装置240a可将第二写数据wd2存储在第二写缓冲器242a中，可检查第二映射表246a中的与针对第二写数据wd2的第二逻辑地址对应的第二物理地址，并且可将存储在第二写缓冲器242a中的第二写数据wd2写入至第二非易失性存储器装置(下文中，“nvm2”)244a中的具有第二物理地址的第二存储器块。
64.在一些示例实施例中，在其中(例如，响应于例如通过储存系统200a的一些部分(诸如第一储存装置220)确定)第一写缓冲器222a的使用缓冲器大小ubs大于第一参考缓冲器大小rbs1的示例实施例中(步骤s310：是)(例如，在步骤s310确定第一写缓冲器222a的使用缓冲器大小ubs大于第一参考缓冲器大小rbs1，其中，可响应于在步骤s300第一储存装置220a从主机120a接收写数据wd1执行步骤s310的确定)，第一写缓冲器222a可检查其它储存装置240a的写缓冲器242a的剩余缓冲器大小(步骤s320和步骤s325)。在一些示例实施例中，如图4a所示，第一储存装置220a可通过接口总线180a向其它储存装置240a和260a广播
缓冲器状态请求信号bsrs(步骤s320)。如图4b所示，其它储存装置240a和260a可响应于缓冲器状态请求信号bsrs通过接口总线180a分别传送包括它们的写缓冲器242a的剩余缓冲器大小的缓冲器状态响应res2和resn(步骤s325)。例如，如图4c所示，第二储存装置240a的缓冲器状态响应res2可包括第二写缓冲器242a的总缓冲器大小(例如，可包括指示第二写缓冲器242a的总缓冲器大小的信息)、第二写缓冲器242a的剩余缓冲器大小、以及关于是否允许另一储存部或第一储存装置220a使用第二写缓冲器242a的信息(例如，指示是否允许另一储存部或第一储存装置220a使用第二写缓冲器242a的信息)。图4c示出了其中第n储存装置260a不允许第一储存装置220a使用其写缓冲器的示例，但是第二储存装置240a允许第一储存装置220a使用第二写缓冲器242a。第一储存装置220a可基于缓冲器状态响应res2和resn从其它储存装置240a和260a选择将被传送第一写数据wd1的储存装置。在一些示例实施例中，第一储存装置220a可选择(但不限于)具有最大剩余缓冲器大小的储存装置。此外，在其中其它储存装置240a和260a与第一储存装置220a不兼容的一些示例实施例中，其它储存装置240a和260a可不对缓冲器状态请求信号bsrs进行响应。
65.在其中基于缓冲器状态响应res2和resn选择了第二储存装置240a的示例实施例中，如图5所示，第一储存装置220a可通过p2p通信将第一写数据wd1直接传送至第二储存装置240a，而无需主机120a的参与(步骤s330)。因此，第一储存装置220a可不用等到第一写缓冲器222a变空，并且可对来自主机120的写命令快速响应，从而提高储存系统200的写速度和写性能，因此提高储存系统200和包括储存系统200的任何装置、系统等(例如，图1所示的计算系统100)的功能性。如果通过p2p通信接收第一写数据wd1，则第二储存装置240a不仅可在第二写缓冲器242a中存储第二写数据wd2，还可在第二写缓冲器242a中存储通过p2p通信接收的第一写数据wd1(步骤s410)。在一些示例实施例中，存储在第二写缓冲器242a中的第二写数据wd2可被写入至nvm2 244a，但是第二写缓冲器242a可在第一写数据wd1被传送或返回至第一储存装置220a之前存储第一写数据wd1。如果第一写数据wd1被存储在第二储存装置240a中，则第一储存装置220a可将第一映射表226a中的与针对第一写数据wd1的第一逻辑地址对应的第一物理地址从原始物理地址(例如，nvm1 224a中的存储器块的地址)改变或更新为第二储存装置240a的地址(步骤s340)。例如，如果第二储存装置240a在第二写缓冲器242a中存储第一写数据wd1，则第二储存装置240a可将包括第二储存装置240a中的逻辑地址的成功响应传送至第一储存装置220a，第一储存装置220a可将第一映射表226a中的针对第一写数据wd1的第一物理地址改变或更新为从第二储存装置240a接收的逻辑地址。
66.在其中(例如，响应于例如通过储存系统200a的一些部分(诸如第一储存装置220)确定)第一写缓冲器222a的使用缓冲器大小ubs大于或等于第二参考缓冲器大小的示例实施例中(步骤s350：否)，第一写数据wd1可保留在第二储存装置240a中。在其中(例如，响应于例如通过储存系统200a的一些部分(诸如第一储存装置220)确定)在第一写数据wd1被存储在第二储存装置240a中的同时(例如，与第一写数据wd1被存储的同时)第一储存装置220a从主机120a接收针对第一写数据wd1的读命令的示例实施例中，第一储存装置220a可从第二储存装置240a接收第一写数据wd1，可将第一写数据wd1存储在第一储存装置220a的第一读缓冲器中，可将存储在第一读缓冲器中的第一写数据wd1输出至主机120a。
67.在一些示例实施例中，如图6所示，在其中(例如，响应于例如通过储存系统200a的
一些部分(诸如第一储存装置220)确定)第一写缓冲器222a的使用缓冲器大小ubs减小至小于第二参考缓冲器大小rbs2(步骤s350：是)和/或第一储存装置220a处于空闲状态的示例实施例中，第一储存装置220a可从第二储存装置240a接收第一写数据wd1(步骤s360和步骤s420)。在一些示例实施例中，第一储存装置220a可基于第一映射表226a中的针对第一写数据wd1的第二储存装置240a的地址向第二储存装置240a请求第一写数据wd1(步骤s360)。第二储存装置240a可通过p2p通信将存储在第二写缓冲器242a中的第一写数据wd1直接传送至第一储存装置220a，而无需主机120a的参与(步骤s420)。
68.如果(例如，响应于例如通过储存系统200a的一些部分(诸如第一储存装置220)确定)第一写数据wd1通过p2p通信被接收或被返回，则第一储存装置220a可将第一映射表226a中的与针对第一写数据wd1的第一逻辑地址对应的第一物理地址从第二储存装置240a的地址改变或更新为原始物理地址或者nvm1 224a内的存储器块的地址(步骤s370)。此外，第一储存装置220a可在第一写缓冲器222a中存储通过p2p通信接收的第一写数据wd1(步骤s380)，并且可基于第一映射表226a中的针对第一写数据wd1的第一物理地址将第一写数据wd1写入至nvm1 224a中的存储器块(步骤s390)。
69.图7a和图7b是用于描述根据一些示例实施例的储存系统的操作的示例的流程图的分离部分，图8是用于描述根据一些示例实施例的其中第二储存装置将写数据临时存储在第二非易失性存储器装置系统中的示例的图，图9是示出根据一些示例实施例的第一储存装置系统的第一映射表的示例的图，并且图10是用于描述根据一些示例实施例的其中第一储存装置接收临时存储在第二储存装置系统的第二非易失性存储器装置中的写数据的示例的图。
70.图7a和图7b示出的储存系统的操作可类似于图2中示出的储存系统的操作，不同的是，第二储存装置240b可将通过p2p通信从第一储存装置220b接收的写数据wd存储在nvm2 244b中。
71.参照图7a、图7b和图8，当(例如，响应于例如通过储存系统200的一些部分(诸如第一储存装置220b)确定)第一储存装置220b从主机接收写数据wd时(步骤s500)，第一储存装置220b可将第一写缓冲器222b的使用缓冲器大小与第一参考缓冲器大小进行比较(步骤s510)。在一些示例实施例中，响应于在步骤s500开始从主机接收写数据wd执行步骤s510的比较。在一些示例实施例中，与在步骤s500接收写数据wd同时至少部分地执行在步骤s510的比较。在其中(例如，响应于例如通过储存系统220的一些部分(诸如第一储存装置200b)确定)第一写缓冲器222b的使用缓冲器大小小于或等于第一参考缓冲器大小的示例实施例中(步骤s510：否)，当在步骤s500第一储存装置220b从主机接收写数据wd时(例如，响应于在步骤s500第一储存装置220b从主机接收写数据wd)可进行在步骤s510的这种确定，第一储存装置220b可将写数据wd存储在第一写缓冲器222b中(步骤s580)，并且可将存储在第一写缓冲器222b中的写数据wd1写入至nvm1 224b(步骤s590)。在一些示例实施例中，在其中第一写缓冲器222b的使用缓冲器大小大于第一参考缓冲器大小的示例实施例中(步骤s510：是)，当在步骤s500第一储存装置220b从主机接收写数据wd时(例如，响应于在步骤s500第一储存装置220b从主机接收写数据wd)可进行步骤s510的这种确定，第一储存装置220b可向其它储存装置240b广播缓冲器状态请求信号(步骤s520)，并且可从其它储存装置240b接收包括它们的写缓冲器242b的剩余缓冲器大小的缓冲器状态响应(步骤s525)。
72.在其中基于缓冲器状态响应选择第二储存装置240b的示例实施例中，如图8所示，第一储存装置220b可通过p2p通信将写数据wd直接传送至第二储存装置240b，而无需主机的参与(步骤s530)。因此，第一储存装置220b可不用等到第一写缓冲器222b变空，可对来自主机的写命令快速响应，从而提高储存系统200的写速度和写性能，从而提高储存系统200和包括储存系统200的任何装置、系统(例如，图1所示的计算系统100)等的功能性。如果通过p2p通信接收写数据wd，则第二储存装置240b可将写数据wd存储在第二写缓冲器242b中(步骤s610)，然后可将存储在第二写缓冲器242b中的写数据wd写入至nvm2 244b的存储器块mb(步骤s630)。
73.此外，如果写数据wd被存储在第二写缓冲器242b中(步骤s610)，则第二储存装置240b可检查第二映射表246b中的与存储器块mb的地址(例如，物理地址)对应的逻辑地址la，并且可将逻辑地址la传送至第一储存装置220b(步骤s620)。第一储存装置220b可将第一映射表226b中的针对写数据wd的物理地址从nvm1 224b的存储器块的地址改变为从第二储存装置240b接收的逻辑地址la。
74.例如，如图9所示，第一映射表226b可存储多个逻辑地址(例如，逻辑块地址)和对应于逻辑地址的多个物理地址(例如，物理块地址)，并且还可存储表示(例如，指示)多个储存装置220b和/或240b中的哪一个存储与每一对逻辑地址和物理地址对应的数据的位置信息。在图9的示例中，ssd1可表示第一储存装置220b，ssd2可表示第二储存装置240b。此外，图9示出了具有逻辑地址
‘
0x10’的写数据wd被存储在第二储存装置240b中的示例。如果写数据wd被存储在第二储存装置240b中，则第一储存装置220b可将对应于逻辑地址
‘
0x10’的物理地址改变为第二储存装置240b中的逻辑地址la
‘
0x99’。
75.在其中第一写缓冲器222b的使用缓冲器大小大于或等于第二参考缓冲器大小的示例实施例中(步骤s550：否)，写数据wd可保留在第二储存装置240b的nvm2 244b的存储器块mb中。在其中第一写缓冲器222b的使用缓冲器大小减小至小于第二参考缓冲器大小的示例实施例中(步骤s550：是)，如图10所示，第一储存装置220b可从第二储存装置240b接收写数据wd(步骤s560、步骤s640和步骤s650)。在一些示例实施例中，第一储存装置220b可利用存储在第一映射表226b中的第二储存装置240b的逻辑地址la向第二储存装置240b请求写数据wd(步骤s560)。第二储存装置240b可通过基于与逻辑地址la对应的nvm2 244b的存储器块mb的地址从nvm2244b的存储器块mb读取写数据wd将写数据wd存储在第二读缓冲器248b中(步骤s640)，并且可通过p2p通信将存储在第二读缓冲器248b中的写数据wd传送至第一储存装置220b(步骤s650)。
76.第一储存装置220b可将第一映射表226b中的针对写数据wd的物理地址改变、更新或恢复至nvm1 224b的存储器块的地址(步骤s570)，可在第一写缓冲器222b中存储通过p2p通信接收的写数据wd(步骤s580)，并且可将写数据wd写入至nvm1 224b的存储器块(步骤s590)。然后，如果主机传送请求写数据wd的读命令，则第一储存装置220b可通过从nvm1 224b的存储器块读取写数据wd将写数据wd存储在第一读缓冲器228b中，并且可将存储在第一读缓冲器228b中的写数据wd作为读数据提供至主机。
77.图11a和图11b是用于描述根据一些示例实施例的储存系统的操作的示例的流程图的分离部分，图12是用于描述根据一些示例实施例的其中第二储存装置将写数据临时存储在第二非易失性存储器装置的过度供应区中的示例的图。
78.图11a和图11b示出的储存系统的操作可类似于图7a和图7b示出的储存系统的操作，不同的是，第二储存装置240c可将通过p2p通信从第一储存装置220c接收的写数据wd存储在nvm2 244c的过度供应区opr中。
79.参照图11a、图11b和图12，每个非易失性存储器装置244c可包括可被主机访问的正常区nr和不可被主机访问的过度供应区opr。例如，映射表246c可存储与正常区nr中内的存储器块的物理地址对应的逻辑地址，但不存储与过度供应区opr内的存储器块的物理地址对应的逻辑地址。因此，每个非易失性存储器装置244c可不将针对过度供应区opr的逻辑地址提供至主机，并且主机可能不能访问过度供应区opr。在一些示例实施例中，过度供应区opr可以是用于每个储存装置220c和240c的内部操作(例如，磨损均衡操作、垃圾收集操作等)的区。
80.如果第二储存装置240c通过p2p通信从第一储存装置220c接收写数据wd(步骤s530)，则第二储存装置240c可将写数据wd存储在第二写缓冲器242c中(步骤s810)，然后可将存储在第二写缓冲器242c中的写数据wd写入至nvm2 244c的过度供应区opr中的存储器块(步骤s840)。此外，在第二映射表246c中，第二储存装置240c可生成与过度供应区opr中的存储器块的地址对应的逻辑地址la(步骤s820)，并且可将逻辑地址la传送至第一储存装置220c(步骤s830)。第一储存装置220c可将第一映射表中的针对写数据wd的物理地址改变或更新为从第二储存装置240c接收的逻辑地址la(步骤s540)。
81.然后，第一储存装置220c可利用逻辑地址la向第二储存装置240c请求写数据wd(步骤s560)。第二储存装置240c可通过基于与第二映射表246c中的逻辑地址la对应的过度供应区opr中的存储器块的地址从过度供应区opr中的存储器块读取写数据wd将写数据wd存储在第二读缓冲器248c中(步骤s850)，并且可通过p2p通信将存储在第二读缓冲器248c中的写数据wd传送至第一储存装置220c(步骤s860)。
82.图13是示出根据一些示例实施例的计算系统的框图。
83.参照图13，计算系统可包括储存系统200和将数据存储在储存系统200中的主机120，储存系统200包括多个储存装置220、240、
……
。主机120可包括主机处理器140和主机存储器160。每个储存装置220可包括储存控制器223和非易失性存储器装置(下文中，“nvm”)224。在一些示例实施例中，nvm 224可包括闪速存储器，闪速存储器可包括2d nand存储器阵列或3d(或竖直)nand(vnand)存储器阵列。在一些示例实施例中，nvm 224可包括各种其它类型的nvm，诸如，mram、自旋转移力矩mram、导电桥接ram(cbram)、fram、pram、rram和各种其它类型的存储器。
84.储存控制器223可包括主机接口(i/f)230、存储器接口232、中央处理单元(cpu)233和缓冲存储器(buf mem)236。储存控制器223还可包括闪存转换层(ftl)234、分组管理器(pck mng)235、纠错码(ecc)引擎(eng)237和高级加密标准(aes)引擎238。储存控制器223还可包括其中加载了ftl 234的工作存储器(未示出)，并且cpu 233可执行ftl 234，以控制对nvm 224的数据写入操作和读取操作。
85.主机接口230可将分组发送至主机120并从主机120接收分组。从主机120发送至主机接口230的分组可包括将被写入至nvm 224的命令或数据。从主机接口230发送至主机120的分组可包括对从nvm 224读取的命令或数据的响应。存储器接口232可将待写入至nvm224的数据发送至nvm 224，或者可接收从nvm 224读取的数据。存储器接口232可被配置为符合
标准协议，诸如切换(toggle)或开放nand闪存接口(onfi)。
86.ftl 234可执行诸如地址映射操作、磨损均衡操作和垃圾收集操作的各种功能。地址映射操作可以是将从主机120接收的逻辑地址转换为用于在nvm 224中实际存储数据的物理地址的操作。磨损均衡操作可以是通过允许nvm 224的块均匀地被使用而降低或防止特定块的过度劣化的技术。作为示例，可利用将物理块的擦除计数均衡的固件技术来实施磨损均衡操作。垃圾收集操作可以是用于在将现有块的有效数据复制至新块之后通过擦除现有块确保nvm 224中的可用容量的技术。
87.分组管理器235可根据同意用于主机120的接口协议生成分组，或分析来自从主机120接收的分组的各种信息。另外，缓冲存储器236可包括临时存储待写入至nvm 224的写数据的写缓冲器wb、临时存储从nvm 224读取的读数据的读缓冲器rb、以及用于内部操作的内部缓冲器。虽然缓冲存储器236可以是储存控制器223中包括的组件，但是缓冲存储器236可在储存控制器223以外。
88.ecc引擎237可对从nvm 224读取的读数据执行错误检测和校正操作。例如，ecc引擎237可针对待写入至nvm 224的写数据生成奇偶校验位，并且生成的奇偶校验位可与写数据一起存储在nvm 224中。在从nvm 224读取数据期间，ecc引擎237可通过利用从nvm 224读取的奇偶校验位以及读数据来校正读数据中的错误，并且输出经错误校正的读数据。
89.aes引擎238可利用对称密钥算法对输入至储存控制器223的数据执行加密操作和/或解密操作中的至少一个。
90.图14是示出根据一些示例实施例的储存装置中包括的非易失性存储器装置的示例的框图。
91.参照图14，非易失性存储器装置300可包括存储器单元阵列330和执行针对存储器单元阵列330的操作的控制电路。控制电路可包括控制逻辑320、页缓冲器电路340、电压生成器350和行解码器360。虽然图14中未示出，但是非易失性存储器装置300还可包括接口电路系统310。另外，非易失性存储器装置300还可包括列逻辑、预解码器、温度传感器、命令解码器和/或地址解码器。
92.控制逻辑320可控制非易失性存储器装置300的所有各种操作。控制逻辑320可响应于来自接口电路系统310的命令cmd和/或地址addr输出各种控制信号。例如，控制逻辑电路系统320可输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
93.存储器单元阵列330可包括多个存储器块blk1至blkz(这里，z是正整数)，它们中的每一个可包括多个存储器单元。存储器单元阵列330可通过位线bl连接至页缓冲器电路340，并且通过字线wl、串选择线ssl和地选择线gsl连接至行解码器360。
94.在一些示例实施例中，存储器单元阵列330可包括具有多个nand串的3d存储器单元阵列。nand串中的每一个可包括分别连接至竖直地堆叠在衬底上的字线的存储器单元。美国专利no.7,679,133、no.8,553,466、no.8,654,587、no.8,559,235和美国专利公开no.2011/0233648的发明构思以引用方式并入本文中。在一些示例实施例中，存储器单元阵列330可包括2d存储器单元阵列，其包括在行向和列向上排列的多个nand串。
95.页缓冲器电路340可包括多个页缓冲器pb1至pbm(这里，m是大于或等于3的整数)，其可通过多条位线bl分别连接至存储器单元。页缓冲器电路340可响应于列地址y-addr选择至少一条位线bl。页缓冲器电路340可根据操作模式作为写驱动器或读出放大器来操作。
例如，在编程操作期间，页缓冲器电路340可将对应于待编程的数据的位线电压施加至选择的位线。在读操作期间，页缓冲器电路340可感测选择的位线bl的电流或电压并且感测存储在存储器单元中的数据。
96.电压生成器350可基于电压控制信号ctrl_vol生成用于编程操作、读操作和擦除操作的各种电压。例如，电压生成器350可生成编程电压、读电压、编程验证电压和擦除电压，作为字线电压vwl。
97.行解码器360可响应于行地址x-addr选择多条字线wl之一，并且选择多条串选择线ssl之一。例如，行解码器360可在编程操作期间将编程电压和编程验证电压施加至选择的字线wl，并且在读操作期间将读电压施加至选择的字线wl。
98.图15是示出根据一些示例实施例的图14的非易失性存储器装置的存储器单元阵列中包括的存储器块的示例的透视图。
99.参照图15，存储器块blki包括按照三维结构(或竖直结构)形成在衬底上的多个单元串(例如，多个竖直nand串)。存储器块blki包括沿着第一方向d1、第二方向d2和第三方向d3延伸的结构。
100.设置衬底111。例如，在衬底111中可具有第一类型的电荷载流子杂质(例如，第一导电类型)的阱。例如，衬底111可具有通过植入诸如硼(b)的3族元素形成的p阱。具体地说，衬底111可具有设置在n阱中的兜型(pocket)p阱。在一些示例实施例中，衬底111具有p型阱(或p型兜型阱)。然而，衬底111的导电类型不限于p型。
101.沿着第二方向d2排列的多个掺杂区311、312、313和314设置在衬底111中/上。多个掺杂区311至314可具有与第一类型的衬底111不同的第二类型的电荷载流子杂质(例如，第二导电类型)。在本发明构思的一些示例实施例中，第一掺杂区311至第四掺杂区314可具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
102.沿着第一方向d1延伸的多个绝缘材料112沿着第三方向d3按次序设置在衬底111的第一掺杂区311和第二掺杂区312之间的区上。例如，多个绝缘材料112沿着第三方向d3间隔开特定距离设置。例如，绝缘材料112可包括诸如氧化物层的绝缘材料或者可由诸如氧化物层的绝缘材料形成。
103.沿着第三方向d3穿透绝缘材料的多个柱113沿着第一方向d1按次序设置在衬底111的第一掺杂区311和第二掺杂区312之间的区上。例如，多个柱113穿透绝缘材料112以接触衬底111。
104.在一些示例实施例中，每个柱113可包括多种材料。例如，每个柱113的沟道层114可包括具有第一导电类型的硅材料或可由具有第一导电类型的硅材料形成。例如，每个柱113的沟道层114可包括与衬底111具有相同导电类型的硅材料或可由与衬底111具有相同导电类型的硅材料形成。在本发明构思的一些示例实施例中，每个柱113的沟道层114包括p型硅或由p型硅形成。然而，每个柱113的沟道层114不限于p型硅。
105.每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可包括诸如氧化硅的绝缘材料或者可由诸如氧化硅的绝缘材料形成。在一些示例中，每个柱113的内部材料115可包括气隙。如本文讨论的术语“气”可指在制造工艺期间可存在的空气或其它气体。
106.绝缘层116沿着绝缘材料112、柱113和衬底111的暴露表面设置在第一掺杂区311
和第二掺杂区312之间的区上。例如，设置在绝缘材料112的表面上的绝缘层116可介于柱113与多个堆叠的第一导电材料211、221、231、241、251、261、271、281和291之间，如图所示。在一些示例中，绝缘层116不需要设置在对应于地选择线gsl(例如，211)和串选择线ssl(例如，291)的第一导电材料211至291之间。例如，地选择线gsl在第一导电材料211至291的堆叠件中位于最下面，串选择线ssl在第一导电材料211至291的堆叠件中位于最上面。
107.多个第一导电材料211至291设置在绝缘层116的表面上，在第一掺杂区311和第二掺杂区312之间的区中。例如，沿着第一方向d1延伸的第一导电材料211设置在衬底111与邻近于衬底111的绝缘材料112之间。更具体地说，沿着第一方向d1延伸的第一导电材料211设置在衬底111与位于邻近于衬底111的绝缘材料112的底部处的绝缘层116之间。
108.沿着第一方向d1延伸的第一导电材料设置在位于绝缘材料112中的特定绝缘材料的顶部处的绝缘层116与位于绝缘材料112中的特定绝缘材料的底部处的绝缘层116之间。例如，沿着第一方向d1延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且可理解，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可由导电金属形成，但是在本发明构思的一些示例实施例中，第一导电材料211至291可包括诸如多晶硅的导电材料或可由诸如多晶硅的导电材料形成。
109.与第一掺杂区311和第二掺杂区312的结构相同的结构可设置在第二掺杂区312与第三掺杂区313之间的区中。在第二掺杂区312与第三掺杂区313之间的区中，设置了沿着第一方向d1延伸的多个绝缘材料112。设置沿着第一方向d1按次序布置的并且沿着第三方向d3穿透多个绝缘材料112的多个柱113。绝缘层116设置在多个绝缘材料112和多个柱113的暴露的表面上，并且多个第一导电材料211至291沿着第一方向d1延伸。类似地，与第一掺杂区311和第二掺杂区312的结构相同的结构可设置在第三掺杂区313和第四掺杂区314之间的区中。
110.多个漏极区321分别设置在多个柱113上。漏极区321可包括掺有第二类型的电荷载流子杂质的硅材料或者可由该硅材料形成。例如，漏极区321可包括掺有n型掺杂剂的硅材料或者可由该硅材料形成。在本发明构思的一些示例实施例中，漏极区321包括n型硅材料或由n型硅材料形成。然而，漏极区321不限于n型硅材料。
111.在漏极区上，设置沿着第二方向d2延伸的多个第二导电材料331、332和333。第二导电材料331至333沿着第一方向d1设置彼此间隔开特定距离。第二导电材料331至333分别连接至对应区中的漏极区321。漏极区321和沿着第二方向d2延伸的第二导电材料333可通过每个接触插塞连接。例如，每个接触插塞可以是由诸如金属的导电材料形成的导电插塞。第二导电材料331至333可包括金属材料或者可由金属材料形成。第二导电材料331至333可包括诸如多晶硅的导电材料或可由诸如多晶硅的导电材料形成。
112.在图15的示例中，第一导电材料211至291可用于形成字线wl、串选择线ssl和地选择线gsl。例如，第一导电材料221至281可用于形成字线wl，其中属于相同层的导电材料可互连。第二导电材料331至333可用于形成位线bl。第一导电材料211至291的层的数量可根据工艺和控制技术不同地改变。
113.图16是示出根据一些示例实施例的参照图15描述的存储器块的等效电路的电路图。
114.图16所示的存储器块blki可指具有形成在衬底上的3d结构的3d存储器块。例如，
存储器块blki中包括的多个存储器nand串可在相对于衬底的竖直方向上形成。
115.参照图16，存储器块blki可包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个存储器nand串(例如，ns11至ns33)。存储器nand串ns 11至ns33中的每一个可包括串选择晶体管sst、多个存储器单元(例如，mc1、mc2、
……
、和mc8)和地选择晶体管gst。在图15中，存储器nand串ns11至ns33中的每一个被示出为包括八个存储器单元mc1、mc2、
……
、和mc8，不限于此。
116.串选择晶体管sst可连接至与其对应的串选择线ssl1、ssl2和ssl3。存储器单元mc1、mc2、
……
、和mc8中的每一个可连接至字线wl1、wl2
……
和wl8中的对应的一条。字线wl1、wl2
……
和wl8中的一些可对应于伪字线。地选择晶体管gst可连接至与其对应的地选择线gsl1、gsl2和gsl3。串选择晶体管sst可连接至与其对应的位线bl1、bl2和bl3，并且地选择晶体管gst可连接至公共源极线csl。
117.在相同水平处的字线(例如，wl1)可共同连接，并且地选择线gsl1、gsl2和gsl3和串选择线ssl1、ssl2和ssl3可彼此分离。图16示出了其中存储器块blki连接至八条字线wl1、wl2
……
和wl8和三条位线bl1、bl2和bl3的示例实施例，而不限于此。
118.字线wl1至wl8的数量、位线bl1至bl3的数量和存储器单元mc1至mc8的数量不限于图16的示例。
119.图17是根据一些示例实施例的储存装置中包括的非易失性存储器装置的剖视图。
120.参照图17，非易失性存储器装置2000可具有芯片-芯片(c2c)结构。c2c结构可指通过在第一晶圆上制造包括存储器单元区或单元区cell的上芯片、在与第一晶圆分离的第二晶圆上制造包括外围电路区peri的下芯片、以及随后将上芯片与下芯片彼此键合形成的结构。这里，键合工艺可包括将形成在上芯片的最上面的金属层上的键合金属与形成在下芯片的最上面的金属层上的键合金属电连接的方法。例如，键合金属可包括铜(cu)(利用cu-cu键合)。然而，示例实施例可不限于此。例如，键合金属也可由铝(al)或钨(w)形成。
121.非易失性存储器装置2000的外围电路区peri和单元区cell中的每一个可包括外部焊盘键合区域pa、字线键合区域wlba和位线键合区域blba。
122.外围电路区peri可包括第一衬底2210、层间绝缘层2215、形成在第一衬底2210上的多个电路元件2220a、2220b和2220c、分别连接至多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c、和形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在一些示例实施例中，第一金属层2230a、2230b和2230c可由具有相对高的电阻率的钨形成，第二金属层2240a、2240b和2240c可由具有相对低的电阻率的铜形成。
123.在图17所示的示例实施例中，虽然仅示出并描述了第一金属层2230a、2230b和2230c和第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且一个或多个额外金属层还可形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个额外金属层的至少一部分可由电阻率比形成第二金属层2240a、2240b和2240c的铜的电阻率更低的铝等形成。
124.层间绝缘层2215可设置在第一衬底2210上，并且覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c、以及第二金属层2240a、2240b和2240c。层间绝缘层2215可包括诸如氧化硅、氮化硅等的绝缘材料。
125.下键合金属2271b和2272b可形成在字线键合区域wlba中的第二金属层2240b上。在字线键合区域wlba中，外围电路区peri中的下键合金属2271b和2272b可电连接至单元区cell的上键合金属2371b和2372b。下键合金属2271b和2272b和上键合金属2371b和2372b可由铝、铜、钨等形成。此外，单元区cell中的上键合金属2371b和2372b可称作第一金属焊盘，并且外围电路区peri中的下键合金属2271b和2272b可称作第二金属焊盘。
126.单元区cell可包括至少一个存储器块。单元区cell可包括第二衬底2310和公共源极线2320。在第二衬底2310上，多条字线2331至2338(例如，2330)可在垂直于第二衬底2310的上表面的第三方向d3(例如，z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可分别布置在多条字线2330上方和下方，并且多条字线2330可设置在至少一条串选择线与至少一条地选择线之间。
127.在位线键合区域blba中，沟道结构ch可在垂直于第二衬底2310的上表面的第三方向d3(例如，z轴方向)上延伸，并且穿过多条字线2330、至少一条串选择线和至少一条地选择线。沟道结构ch可包括数据储存层、沟道层、掩埋绝缘层等，并且沟道层可电连接至第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触件，第二金属层2360c可以是位线。在一些示例实施例中，位线2360c可在第二方向d2(例如，y轴方向)上平行于第二衬底2310的上表面延伸。
128.在图17所示的示例实施例中，其中设置沟道结构ch、位线2360c等的区域可被限定为位线键合区域blba。在位线键合区域blba中，位线2360c可电连接至在外围电路区peri中提供页缓冲器2393的电路元件2220c。位线2360c可连接至单元区cell中的上键合金属2371c和2372c，上键合金属2371c和2372c可连接至与页缓冲器2393的电路元件2220c连接的下键合金属2271c和2272c。
129.在字线键合区域wlba中，多条字线2330可在平行于第二衬底2310的上表面并且垂直于第二方向d2的第一方向d1(例如，x轴方向)上延伸，并且可连接至多个单元接触插塞2341至2347(例如，2340)。多条字线2330和多个单元接触插塞2340可在通过在第一方向d1上延伸不同长度的多条字线2330的至少一部分提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可连接至按次序连接至多条字线2330的多个单元接触插塞2340的上部。多个单元接触插塞2340可在字线键合区域wlba中通过单元区cell的上键合金属2371b和2372b以及外围电路区peri的下键合金属2271b和2272b连接至外围电路区peri。在一些示例实施例中，外围电路区peri的键合金属2251和2252可通过单元区cell的键合金属2392连接至单元区cell。
130.多个单元接触插塞2340可电连接至形成外围电路区peri中的行解码器2394的电路元件2220b。在一些示例实施例中，形成行解码器2394的电路元件2220b的操作电压可与形成页缓冲器2393的电路元件2220c的操作电压不同。例如，形成页缓冲器2393的电路元件2220c的操作电压可大于形成行解码器2394的电路元件2220b的操作电压。
131.公共源极线接触插塞2380可设置在外部焊盘键合区域pa中。公共源极线接触插塞2380可由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可电连接至公共源极线2320。第一金属层2350a和第二金属层2360a可按次序堆叠在公共源极线接触插塞2380的上部上。例如，其中设置公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可限定为外部焊盘键合区域pa。第二金属层2360a可电连接至上金属穿通件2371a。上金
属穿通件2371a可电连接至上金属图案2372a。
132.输入/输出焊盘2205和2305可设置在外部焊盘键合区域pa中。覆盖第一衬底2210的下表面的下绝缘膜2201可形成在第一衬底2210下方，第一输入/输出焊盘2205可形成在下绝缘膜2201上。第一输入/输出焊盘2205可通过第一输入/输出接触插塞2203连接至设置在外围电路区peri中的多个电路元件2220a、2220b和/或2220c中的至少一个，并且可通过下绝缘膜2201与第一衬底2210分离。另外，侧绝缘膜可设置在第一输入/输出接触插塞2203和第一衬底2210之间，以将第一输入/输出接触插塞2203与第一衬底2210电分离。
133.覆盖第二衬底2310的上表面的上绝缘膜2301可形成在第二衬底2310上，第二输入/输出焊盘2305可设置在上绝缘膜2301上。第二输入/输出焊盘2305可通过第二输入/输出接触插塞2303连接至设置在外围电路区peri中的多个电路元件2220a、2220b和/或2220c中的至少一个。在一些示例实施例中，第二输入/输出焊盘2305通过第二输入/输出接触插塞2303、下金属图案2272a和下金属穿通件2271a电连接至设置在外围电路区peri中的电路元件2220a。
134.根据一些示例实施例，第二衬底2310和公共源极线2320可不设置在其中设置第二输入/输出接触插塞2303的区域中。另外，第二输入/输出焊盘2305可不在第三方向d3(例如，z轴方向)上与字线2330重叠。第二输入/输出接触插塞2303可在平行于第二衬底2310的上表面的方向上与第二衬底2310分离，并且可穿过单元区cell的层间绝缘层2315，以连接至第二输入/输出焊盘2305。
135.根据一些示例实施例，可选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，非易失性存储器装置2000可仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/输出焊盘2305。在一些示例实施例中，非易失性存储器装置2000可包括第一输入/输出焊盘2205和第二输入/输出焊盘2305二者。
136.在分别被包括在单元区cell和外围电路区peri中的外部焊盘键合区域pa和位线键合区域blba中的每一个中，设置在最上面的金属层上的金属图案可设为伪图案，或者最上面的金属层可不存在。
137.在外部焊盘键合区域pa中，非易失性存储器装置2000可包括与形成在单元区cell的最上面的金属层中的上金属图案2372a对应并且与单元区cell的上金属图案2372a具有相同剖面形状的下金属图案2273a，以在外围电路区peri的最上面的金属层中彼此连接。在外围电路区peri中，形成在外围电路区peri的最上面的金属层中的下金属图案2273a可不连接至接触件。类似地，在外部焊盘键合区域pa中，与形成在外围电路区peri的最上面的金属层中的下金属图案2273a对应并且与外围电路区peri的下金属图案2273a具有相同形状的上金属图案2372a可形成在单元区cell的最上面的金属层中。
138.下键合金属2271b和2272b可形成在字线键合区域wlba中的第二金属层2240b上。在字线键合区域wlba中，外围电路区peri的下键合金属2271b和2272b可通过cu-cu键合电连接至单元区cell的上键合金属2371b和2372b。
139.此外，在位线键合区域blba中，与形成在外围电路区peri的最上面的金属层中的下金属图案2252对应并且与外围电路区peri的下金属图案2252具有相同剖面形状的上金属图案2392可形成在单元区cell的最上面的金属层中。接触件可不形成于形成在单元区cell的最上面的金属层中的上金属图案2392上。
140.在一些示例实施例中，与形成在单元区cell和/或外围电路区peri之一中的最上面的金属层中的金属图案对应、与该金属图案具有相同剖面形状的加强金属图案可形成在单元区cell和/或外围电路区peri中的另一个的最上面的金属层中。接触件可不形成在加强金属图案上。
141.本发明构思可应用于各种储存系统和包括储存系统的计算系统。例如，本发明构思可应用于诸如pc、服务器计算机、数据中心、工作站、移动电话、智能手机、平板电脑、笔记本电脑、pda、pmp、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、iot装置、ioe装置、电子书阅读器、vr装置、ar装置、机器人装置、无人机等的系统。
142.如本文所述，根据任何一些示例实施例的任何装置、系统、块、模块、单元、控制器、电路、设备和/或其一部分(包括(但不限于)计算系统100、主机120、主机处理器140、主机存储器160、储存系统200、储存装置220、储存装置240、储存装置260、写缓冲器222、写缓冲器242、第一储存装置220a、主机120a、管理程序130a、储存装置220a、非易失性存储器装置224a、第一写缓冲器222a、储存装置240a、非易失性存储器装置244a、写缓冲器242a、储存装置260a、储存装置220b、非易失性存储器装置224b、第一写缓冲器222b、读缓冲器228b、储存装置240b、非易失性存储器装置244b、写缓冲器242b、读缓冲器248b、储存装置220c、非易失性存储器装置244c、写缓冲器242c、读缓冲器248c、储存控制器223、主机接口230、cpu233、ftl 234、分组管理器235、存储器接口232、aes引擎238、ecc引擎237、缓冲存储器236、非易失性存储器装置224、非易失性存储器装置300、控制逻辑电路系统320、页缓冲器电路340、电压生成器350、行解码器360、存储器单元阵列330、其任何部分等的任何示例实施例)可包括通过诸如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或者它们的组合的处理电路系统一个或多个实例，可被包括在处理电路系统一个或多个实例中，和/或可通过处理电路系统一个或多个实例来实施。例如，处理电路系统更具体地可包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、图形处理单元(gpu)、应用处理器(ap)、数字信号处理器(dsp)、微计算机、现场可编程门阵列(fpga)和可编程逻辑单元、微处理器、专用集成电路(asic)、神经网络处理单元(npu)、电子控制单元(ecu)、图像信号处理器(isp)等。在一些示例实施例中，处理电路系统可包括：存储指令程序的非暂时性计算机可读存储装置(例如存储器)，例如固态驱动器(ssd)；以及处理器(例如cpu)，其被配置为根据一些示例实施例中的任何一个和/或包括例如任何附图中所示的方法和/或处理的任一个的一些或所有操作的其任何部分执行指令程序以实施通过任何装置、系统、块、模块、单元、控制器、电路、设备和/或其一部分中的一些或全部执行的功能性和/或方法，包括例如任何附图中所示的任何方法和/或过程的一些或全部操作。
143.上述内容是示例实施例的说明，不应解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上偏离示例实施例的新颖教导和优点的情况下，在示例实施例中可以进行许多修改。因此，所有这样的修改都旨在包括在权利要求中定义的示例实施例的范围内。因此，应当理解，上述内容是各种示例实施例的说明，不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例以及一些示例实施例的修改旨在包括在所附权利要求的范围内。

技术特征：
1.一种储存系统，包括：第一储存装置，其包括第一写缓冲器和第一非易失性存储器装置；以及第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置，其中，所述第一储存装置被配置为当所述第一储存装置从主机接收写数据时，响应于确定所述第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小，将所述写数据传送至所述第二储存装置，并且所述第二储存装置被配置为存储所述写数据。2.根据权利要求1所述的储存系统，其中，所述第一储存装置被配置为通过点对点通信将所述写数据直接传送至所述第二储存装置。3.根据权利要求1所述的储存系统，其中，所述第一储存装置被配置为：响应于确定所述第一写缓冲器的所述使用缓冲器大小减小至小于第二参考缓冲器大小，从所述第二储存装置接收所述写数据，将所述写数据存储在所述第一写缓冲器中，并且将存储在所述第一写缓冲器中的所述写数据写入至所述第一非易失性存储器装置。4.根据权利要求3所述的储存系统，其中，所述第二储存装置被配置为通过点对点通信将所述写数据直接传送至所述第一储存装置。5.根据权利要求1所述的储存系统，其中，所述第一储存装置还包括第一读缓冲器，并且所述第一储存装置被配置为在与所述写数据被存储在所述第二储存装置中的同时，响应于确定所述第一储存装置从所述主机接收针对所述写数据的读命令，从所述第二储存装置接收所述写数据，将所述写数据存储在所述第一读缓冲器中，并且将存储在所述第一读缓冲器中的所述写数据输出至所述主机。6.根据权利要求1所述的储存系统，其中，所述第一储存装置被配置为在将所述写数据传送至所述第二储存装置之前，检查所述第二储存装置的所述第二写缓冲器的剩余缓冲器大小。7.根据权利要求6所述的储存系统，其中，所述第一储存装置被配置为将缓冲器状态请求信号传送至所述第二储存装置，并且所述第二储存装置被配置为响应于所述缓冲器状态请求信号，将包括所述第二写缓冲器的所述剩余缓冲器大小的缓冲器状态响应传送至所述第一储存装置。8.根据权利要求7所述的储存系统，其中，所述缓冲器状态响应还包括指示所述第二写缓冲器的总缓冲器大小的信息和指示是否允许使用所述第二写缓冲器的信息。9.根据权利要求1所述的储存系统，还包括：包括第三写缓冲器的至少一个第三储存装置，其中，所述第一储存装置被配置为通过接口总线将缓冲器状态请求信号广播至所述第二储存装置和所述第三储存装置，并且其中，所述第二储存装置和所述第三储存装置被配置为响应于所述缓冲器状态请求信号，通过所述接口总线分别传送针对所述第二写缓冲器和所述第三写缓冲器的缓冲器状态响应。10.根据权利要求1所述的储存系统，其中，
所述第一储存装置还包括映射表，并且所述第一储存装置被配置为响应于确定所述写数据被存储在所述第二储存装置中，将所述映射表中的针对所述写数据的物理地址改变为所述第二储存装置的地址。11.根据权利要求10所述的储存系统，其中，所述第一储存装置被配置为：响应于确定所述第一储存装置从所述第二储存装置接收所述写数据，将所述映射表中的针对所述写数据的所述物理地址改变为所述第一非易失性存储器装置的存储器块的地址，将所述写数据存储在所述第一写缓冲器中，并且基于针对所述写数据的所述物理地址将所述写数据写入至所述第一非易失性存储器装置的所述存储器块。12.根据权利要求1所述的储存系统，其中，所述第二储存装置被配置为响应于确定所述第二储存装置从所述第一储存装置接收所述写数据，在所述第二储存装置将所述写数据传送至所述第一储存装置之前，将所述写数据存储在所述第二写缓冲器中。13.根据权利要求1所述的储存系统，其中，所述第二储存装置被配置为：响应于确定所述第二储存装置从所述第一储存装置接收所述写数据，将所述写数据存储在所述第二写缓冲器中，以及将存储在所述第二写缓冲器中的所述写数据写入至所述第二非易失性存储器装置的存储器块。14.根据权利要求13所述的储存系统，其中，所述第一储存装置还包括映射表，所述第二储存装置被配置为将与所述第二非易失性存储器装置的所述存储器块的地址对应的逻辑地址传送至所述第一储存装置，并且所述第一储存装置被配置为将所述映射表中的针对所述写数据的物理地址改变为从所述第二储存装置接收的所述逻辑地址。15.根据权利要求14所述的储存系统，其中，所述第二储存装置还包括第二读缓冲器，所述第一储存装置被配置为利用所述逻辑地址向所述第二储存装置请求所述写数据，并且所述第二储存装置被配置为：基于与所述逻辑地址对应的所述第二非易失性存储器装置的所述存储器块的所述地址，通过从所述第二非易失性存储器装置的所述存储器块读取所述写数据将所述写数据存储在所述第二读缓冲器中，并且将存储在所述第二读缓冲器中的所述写数据传送至所述第一储存装置。16.根据权利要求1所述的储存系统，其中，所述第二非易失性存储器装置包括：可被所述主机访问的正常区；以及不可被所述主机访问的过度供应区，并且其中，所述第二储存装置被配置为：响应于确定所述第二储存装置从所述第一储存装置接收所述写数据，将所述写数据存储在所述第二写缓冲器中，以及
将存储在所述第二写缓冲器中的所述写数据写入至所述过度供应区中的存储器块。17.根据权利要求16所述的储存系统，其中，所述第一储存装置还包括映射表，所述第二储存装置被配置为生成与所述过度供应区中的所述存储器块的地址对应的逻辑地址，并且将所述逻辑地址传送至所述第一储存装置，并且其中，所述第一储存装置被配置为将所述映射表中的针对所述写数据的物理地址改变为从所述第二储存装置接收的所述逻辑地址。18.根据权利要求17所述的储存系统，其中，所述第二储存装置还包括第二读缓冲器，所述第一储存装置被配置为使用所述逻辑地址向所述第二储存装置请求所述写数据，并且所述第二储存装置被配置为：基于与所述逻辑地址对应的所述过度供应区中的所述存储器块的所述地址，通过从所述过度供应区中的所述存储器块读取所述写数据，将所述写数据存储在所述第二读缓冲器中，并且将存储在所述第二读缓冲器中的所述写数据传送至所述第一储存装置。19.一种储存系统，包括：第一储存装置，其包括第一写缓冲器、映射表和第一非易失性存储器装置；以及第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置，其中，所述第一储存装置被配置为响应于确定所述第一储存装置从主机接收写数据，将所述第一写缓冲器的使用缓冲器大小与第一参考缓冲器大小进行比较，其中，所述第一储存装置被配置为响应于确定所述第一写缓冲器的所述使用缓冲器大小大于所述第一参考缓冲器大小，将缓冲器状态请求信号传送至所述第二储存装置，并且所述第二储存装置被配置为响应于所述缓冲器状态请求信号将包括所述第二写缓冲器的剩余缓冲器大小的缓冲器状态响应传送至所述第一储存装置，其中，所述第一储存装置被配置为通过点对点通信将所述写数据直接传送至所述第二储存装置，所述第二储存装置被配置为将所述写数据存储在所述第二写缓冲器中，并且所述第一储存装置被配置为将所述映射表中的针对所述写数据的物理地址改变为所述第二储存装置的地址，并且其中，所述第一储存装置被配置为响应于确定所述第一写缓冲器的所述使用缓冲器大小减小至小于第二参考缓冲器大小，利用所述第二储存装置的所述地址向所述第二储存装置请求所述写数据，所述第二储存装置被配置为通过所述点对点通信将所述写数据直接传送至所述第一储存装置，所述第一储存装置被配置为将所述写数据存储在所述第一写缓冲器中，并且所述第一储存装置被配置为将存储在所述第一写缓冲器中的所述写数据写入至所述第一非易失性存储器装置。20.一种计算系统，包括：储存系统；以及主机，其被配置为将数据存储在所述储存系统中，其中，所述储存系统包括：
第一储存装置，其包括第一写缓冲器和第一非易失性存储器装置；以及第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置，其中，所述第一储存装置被配置为当所述第一储存装置从所述主机接收写数据时，响应于确定所述第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小，将所述写数据传送至所述第二储存装置，并且所述第二储存装置被配置为存储所述写数据。

技术总结
提供了一种储存系统和一种包括储存系统的计算系统。储存系统包括：第一储存装置，其包括第一写缓冲器和第一非易失性存储器装置；和第二储存装置，其包括第二写缓冲器和第二非易失性存储器装置。第一储存装置被配置为当第一储存装置从主机接收写数据时，响应于确定第一写缓冲器的使用缓冲器大小大于第一参考缓冲器大小，将写数据传送至第二储存装置，第二储存装置被配置为存储写数据。存装置被配置为存储写数据。存装置被配置为存储写数据。


技术研发人员：文栋煜
受保护的技术使用者：三星电子株式会社
技术研发日：2023.01.06
技术公布日：2023/7/13