存储器控制器和控制方法、芯片、存储介质及电子设备与流程

1.本公开属于存储器技术领域，涉及控制器，特别是涉及存储器控制器和控制方法、芯片、存储介质及电子设备。


背景技术：

2.伪静态随机存储器(pseudo static random access memory，psram)是一种集成随机存储器和闪存存储器优点的新型存储器芯片。psram具有快速的读写速度、高可靠性、小封装、高密度存储等特点，目前已经广泛应用于各种移动设备和便携式电子设备中，例如智能手机、平板电脑、数码相机等。伪静态随机存储器控制器(pseudo static random access memory controller，psram controller)是一种控制psram的电路，它可以实现对psram的读写控制、数据传输控制、时序控制等功能。


技术实现要素：

3.本公开提供存储器控制器和控制方法、芯片、存储介质及电子设备，用于改善存储器接口数据的采样时序。
4.第一方面，本公开实施例提供存储器控制器。所述存储器控制器包括：时钟信号获取模块，被配置为对读写数据选通rwds信号进行处理以获取读写数据选通时钟信号，所述读写数据选通时钟信号的上升沿和下降沿对于数据信号有效；第一数据采样模块，被配置为响应于所述读写数据选通时钟信号的第一时钟周期的上升沿，对所述数据信号进行采样以得到第一采样数据；第二数据采样模块，被配置为响应于所述第一时钟周期的下降沿，对所述数据信号进行采样以得到第二采样数据；以及数据存储模块，被配置为根据所述读写数据选通时钟信号的第二时钟周期，写入所述第一采样数据和所述第二采样数据，所述第二时钟周期为所述第一时钟周期的下一时钟周期。
5.在第一方面的一种实现方式中，所述数据存储模块为跨异步存储器。
6.在第一方面的一种实现方式中，所述存储器控制器还包括写数据控制模块，所述写数据控制模块被配置为根据所述读写数据选通时钟信号控制所述数据存储模块在所述第二时钟周期内处于写数据状态。
7.在第一方面的一种实现方式中，所述写数据控制模块包括第一触发器，所述第一触发器被配置为：在数据输入端接收来自控制器时钟域的写使能信号；在时钟输入端接收所述读写数据选通时钟信号；以及在数据输出端输出读写数据选通时钟域的写使能控制信号，所述写使能控制信号用于控制所述数据存储模块在所述第二时钟周期内处于写数据状态。
8.在第一方面的一种实现方式中，所述数据存储模块进一步被配置为：当所述数据存储模块存储有采样数据时，在控制时钟域的时钟信号的触发沿将所述采样数据依次输出。
9.在第一方面的一种实现方式中，在所述数据存储模块中的目标采样数据均输出完
成后，所述数据存储模块、所述写入控制模块、所述第一数据采样模块和所述第二数据采样模块分别进一步被配置为根据接收到的复位信号进行异步复位。
10.在第一方面的一种实现方式中，所述数据存储模块进一步被配置为：在所述数据存储模块中写入的采样数据达到终止条件时，根据接收到的高电平片选信号停止写入采样数据。
11.在第一方面的一种实现方式中，所述时钟信号获取模块包括延迟线单元，所述延迟线单元被配置为对所述读写数据选通rwds信号进行延迟处理以得到所述读写数据选通时钟信号。
12.在第一方面的一种实现方式中，所述第一数据采样模块包括第二触发器，所述第二触发器被配置为在数据输入端接收所述数据信号，在时钟输入端接收所述读写数据选通时钟信号，以及在输出端输出所述第一采样数据；所述第二数据采样模块包括第三触发器，所述第三触发器被配置为在数据输入端接收所述数据信号，在时钟输入端接收所述读写数据选通时钟信号的反相信号，以及在输出端输出所述第二采样数据。
13.第二方面，本公开实施例提供芯片，所述芯片包括本公开第一方面任一项所述的存储器控制器。
14.第三方面，本公开实施例提供存储器控制方法。所述存储器控制方法包括：对读写数据选通rwds信号进行处理以获取读写数据选通时钟信号，所述读写数据选通时钟信号的上升沿和下降沿对于数据信号有效；响应于所述读写数据选通时钟信号的第一时钟周期的上升沿，对所述数据信号进行采样以得到第一采样数据；响应于所述第一时钟周期的下降沿，对所述数据信号进行采样以得到第二采样数据；根据所述读写数据选通时钟信号的第二时钟周期，写入所述第一采样数据和所述第二采样数据，所述第二时钟周期为所述第一时钟周期的下一时钟周期。
15.第四方面，本公开实施例提供计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现根据本公开第三方面所述的存储器控制方法。
16.第五方面，本公开实施例提供电子设备。所述电子设备包括：存储器，被配置为存储计算机程序；以及处理器，被配置为调用所述计算机程序以执行根据本公开第三方面所述的存储器控制方法。
17.本公开实施例提供的存储器控制器从存储器中读数据时通过读写数据选通时钟信号进行计数，在读写数据选通时钟信号的上升沿和下降沿分别对数据信号进行采样，并在下一个时钟周期的上升沿将两个采样数据合并写入数据存储模块。此种方式能够减少传输错误，并可以提高传输带宽。
18.此外，本公开实施例提供的存储器控制器将采样得到的信号延迟一个时钟周期再发送给后续电路，能够有效改善信号由于各种延时导致不能满足时序要求的情况，有利于改善数据采样时序。
附图说明
19.图1a显示为本公开实施例提供的存储器控制器的一种应用场景示意图。
20.图1b显示为本公开实施例提供的存储器控制器的结构示意图。
21.图1c显示为本公开实施例提供的存储器控制器中信号的波形图。
22.图2a显示为本公开实施例提供的存储器控制器的结构示意图。
23.图2b显示为本公开实施例提供的存储器控制器的结构示意图。
24.图3显示为本公开实施例提供的存储器控制器的结构示意图。
25.图4显示为本公开实施例提供的芯片的结构示意图。
26.图5显示为本公开实施例提供的存储器控制方法的流程图。
27.图6显示为本公开实施例提供的电子设备的结构示意图。
具体实施方式
28.以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
29.需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，遂图式中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
30.psram是一种集成随机存储器和闪存存储器优点的新型存储器芯片，具有快速的读写速度、高可靠性、小封装、高密度存储等特点，目前已经得到了广泛的应用。psram控制器用于可以实现对psram的读写控制、数据传输控制、时序控制等功能。psram采用双沿采样，这就要求psram写数据时数据信号(data input/output，dq)必须与时钟信号ck保持中央对齐，读数据时数据信号dq必须与读写数据选通(read write data strobe，rwds)信号保持边缘对齐，因而psram的时钟频率会受时钟信号ck的影响。在一些方案中，psram控制器在读数据时采用时钟信号ck进行计数，在时钟信号ck的上升沿将采样数据写入寄存器，在时钟信号ck的下降沿将寄存器中的数据与输入数据合并后写入内部控制器。然而，当psram传输数据跨越存储边界时，读写数据选通rwds信号会被拉低并停止反转从而进入等待(rbx wait)状态，同时锁存数据信号dq。这些方案在上述等待状态下必须结束当前传输，并在等待状态结束后重新发起一个psram传输，这就导致psram传输的带宽降低。此外，此种方式在双沿采样信号转为单沿采样信号时会将外部数据直接输入到片上系统(system on chip，soc)中，从而导致时序不可控的问题。
31.至少针对上述问题，本公开实施例提供一种存储器控制器。该存储器控制器从存储器中读数据时通过读写数据选通rwds信号进行计数，在读写数据选通rwds信号的上升沿和下降沿分别对数据信号进行采样，并在下一个时钟周期的上升沿将两个采样数据合并写入数据存储模块。此种方式能够减少传输错误，并可以提高传输带宽。此外，本公开实施例提供的存储器控制器将采样得到的信号延迟一个时钟周期再发送给后续电路，能够有效改善信号由于各种延时导致不能满足时序要求的情况，有利于改善数据采样时序。
32.下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行详细描述。在本公开的一些实施例中，存储器控制器可以包括psram控制器，但本公开不限于此。
33.图1a是示出根据本公开实施例中提供的存储器控制器的一种应用场景示例图。如
图1a所示，应用处理器(application processor)包含psram控制器，psram控制器与psram通信相连。psram控制器通过片选信号cs、时钟信号ck、数据信号dq以及读写数据选通rwds信号与psram进行交互。
34.psram控制器通常由时钟控制电路、地址译码电路、读写控制电路、数据缓存电路等多个模块组成。psram控制器具有时序控制功能，具体应用中，psram需要按照一定的时序进行读写操作，psram控制器可以根据不同的时序要求来产生相应的时钟和控制信号，以实现正确的读写操作。此外，psram还具有读写控制功能，可以控制psram的读写操作，并根据处理器的读写请求产生相应的读写信号，保证数据的正确传输和存储。psram控制器可以通过数据缓存电路来提高psram存储器的访问速度，将数据缓存在控制器中，以减少对存储器的访问次数和读写延迟。
35.片选信号cs由psram控制器产生，用于控制psram使能。在一些方案中，当片选信号cs为高电平时，psram处于使能状态，可以进行读写操作。当片选信号cs为低电平时，psram处于禁用状态，不能进行读写操作。
36.时钟信号ck由psram控制器产生并发送至psram，用于实现psram控制器和psram之间的同步。于本公开实施例中，时钟信号ck可以由psram的内部或者外部时钟源提供。
37.数据信号dq是指用于psram读写操作中数据传输的信号。在存储器读操作中，数据信号dq由psram产生，并通过外部引脚与psram控制器进行数据传输。
38.读写数据选通rwds信号用于控制psram读写操作中的数据传输。在存储器读操作中，读写数据选通rwds信号用于控制数据的读取时序和正确性。
39.图1b显示为本公开实施例中存储器控制器1的结构示意图，该存储器控制器1可用于对图1a所示psram进行控制，但本公开并不以此为限。在一些其他实施例中，本公开提供的存储器控制器也可以对其他类型的存储器进行控制。如图1b所示，本公开实施例中存储器控制器1包括时钟信号获取模块11、第一数据采样模块12、第二数据采样模块13以及数据存储模块14。
40.时钟信号获取模块11被配置为对读写数据选通rwds信号进行处理以获取读写数据选通时钟信号rwds_clk，该读写数据选通时钟信号rwds_clk的上升沿和下降沿对于数据信号dq有效。在一些可能的实现方式中，读写数据选通时钟信号rwds_clk的上升沿和下降沿与数据信号dq的中间位置对齐。
41.第一数据采集模块12被配置响应于读写数据选通时钟信号rwds_clk的第一时钟周期的上升沿，对数据信号进行采样以得到第一采样数据。第二数据采集模块13被配置响应于第一时钟周期的下降沿，对数据信号进行采样以得到第二采样数据。具体地，如图1c所示，读写数据选通时钟信号rwds_clk包含多个采样时钟周期，其中采样时钟周期是指需要对数据信号dq进行采样的时钟周期。第一时钟周期为其中的任意一个采样时钟周期。
42.数据存储模块14被配置为根据读写数据选通时钟信号的第二时钟周期，写入第一采样数据和第二采样数据，第二时钟周期为第一时钟周期的下一时钟周期。
43.根据以上描述可知，本公开实施例提供的存储器控制器1从存储器中读数据时通过读写数据选通时钟信号rwds_clk进行计数，在读写数据选通时钟信号rwds_clk的上升沿和下降沿分别对数据信号dq进行采样，并在下一个时钟周期的上升沿将两个采样数据合并写入数据存储模块14。于本公开实施例中，当存储器处于rbx等待状态时读写数据选通rwds
信号不会翻转，存储器控制器1不进行采样，而是继续翻转时钟信号ck。在rbx等待状态结束后继续对数据信号dq进行采样，从而可以通过一次请求完成存储器的数据传输。此种方式能够减少传输错误，并可以提高传输带宽。此外，存储器控制器1将采样得到的信号延迟一个时钟周期再发送给后续电路，能够有效改善信号由于各种延时导致不能满足时序要求的情况，有利于改善数据采样时序。
44.图2a是示出根据本公开一实施例中存储器控制器1的结构示意图。如图2a所示，本公开实施例中数据存储模块14为跨异步存储器141。跨异步存储器141是一种用于多处理器系统中的存储器架构，其输入端信号属于输入控制器时钟域，其输出端信号属于控制器时钟域。
45.在一些可能的实现方式中，数据存储模块14可以为跨异步先进先出存储器(first input first output，fifo)，但本公开并不以此为限。
46.如图2a所示，于本公开实施例中，存储器控制器1还包括写数据控制模块15。写数据控制模块15被配置为根据读写数据选通时钟信号控制数据存储模块14在第二时钟周期内处于写数据状态。具体地，写数据控制模块15被配置为根据读写数据选通时钟信号rwds_clk生成写使能控制信号dqin_wr_en，通过该写使能控制信号dqin_wr_en控制数据存储模块14的写使能输入端，以使数据存储模块14在所有的第二时钟周期内均处于写数据状态。
47.图2b是示出根据本公开一实施例中存储器控制器1的结构示意图。如图2b所示，写数据控制模块15包括第一触发器151。第一触发器151被配置为：在数据输入端d接收来自控制时钟域的写使能信号；在时钟输入端接收读写选通时钟信号rwds_clk；在数据输出端q输出读写数据选通时钟域的写使能控制信号dqin_wr_en。于本公开实施例中，第一触发器151用于将控制时钟域的写使能信号wr_ren同步到读写数据选通时钟域得到写使能控制信号dqin_wr_en，进而控制数据存储模块14是否可写入数据。
48.在一些可能的实现方式中，输入控制器时钟域的写使能信号wr_en在存储器控制器1从存储器读取数据期间始终保持为高电平。
49.在一些可能的实现方式中，第一触发器151可以为d触发器(d flip-flop)，但本公开并不以此为限。
50.根据本公开的一实施例中，数据存储模块14进一步被配置为：在数据存储模块14存储有采样数据时，在控制时钟域的时钟信号clk的触发沿将采样数据依次输出。具体地，于第二时钟周期内，第一采样数据和第二采样数据合并为采样数据并写入数据存储模块14中，数据存储模块14处于非空状态。在时钟信号clk的触发沿将数据存储模块14中的数据读出，通过此种方式可以实现时钟数据双沿采样到单沿采样的转换。时钟信号clk的触发沿可以为上升沿或下降沿，本公开实施例中对此不做限制。
51.根据本公开的一实施例中，在数据存储模块14中的目标采样数据均输出完成后，数据存储模块14、写入控制模块15、第一数据采样模块12和第二数据采样模块13分别进一步被配置为根据接收到的复位信号dain_resetn进行异步复位。
52.具体地，于本公开实施例中，存储器控制器1读取的数据信号dq具有随路时钟rwds，该两个信号在读数据阶段同时变化、同时停止。根据数据信号dq得到的采样数据在采样完成后的下一时钟周期的上升沿写入数据存储模块14，因此，读写数据选通时钟信号rwds_clk至少要比数据信号dq中的有效数据多一个时钟周期，该时钟周期内数据存储模块
14会写入无效数据。例如图1c所示读写数据选通时钟信号rwds_clk的最后一个时钟周期，该时钟周期为非采样时钟周期，期间数据存储模块14会写入无效数据dx、dy。针对该问题，于本公开实施例中，在数据存储模块14中的目标采样数据均输出完成后，数据存储模块14、写入控制模块15、第一数据采样模块12和第二数据采样模块13根据接收到的复位信号dqin_resetn进行异步复位，从而对数据存储模块14中的无效数据进行覆盖处理，以避免对下一次传输产生影响。其中目标采样数据是指数据信号dq中的有效数据，如图1c中的d0至d7。异步复位是指无论时钟沿是否到来，只要复位信号dqin_resetn有效，则数据存储模块14、写入控制模块15、第一数据采样模块12和第二数据采样模块13即进行复位。
53.根据本公开的一实施例中，数据存储模块14进一步被配置为：在数据存储模块14中写入的采样数据达到终止条件时，根据接收到的高电平片选信号cs停止写入采样数据。该终止条件可以根据实际需求设置。在一些实施例中，当数据存储模块14中写入8个采样数据时即达到终止条件，此时通过拉高片选信号cs即可停止传输数据。
54.根据以上描述可知，本公开实施例在进行跨边界传输时没有引入额外的片选信号拉高时间和拉低时间、延迟等待时间和发送命令的时间，有利于进一步提升带宽性能。
55.图3显示为根据本公开一实施例中存储器控制器1的结构示意图。如图3所示，于本公开实施例中时钟信号获取模块为延迟线(delayline)单元111。该延迟线单元111被配置为对读写数据选通rwds信号进行延迟处理以得到读写数据选通时钟信号rwds_clk。
56.由于制造工艺等因素的影响，读写数据选通rwds信号与对应数据信号dq之间经常存在时钟偏移。针对该问题，于本公开实施例中利用延迟线单元111对读写数据选通rwds信号的延迟进行调整，以保证对数据信号dq的采样正确性。
57.根据本公开的一实施例中，第一数据采样模块12包括第二触发器121。第二触发器121被配置为在数据输入端d接收数据信号dq，在时钟输入端接收读写数据选通时钟信号rwds_clk，在输出端q输出第一采样数据。
58.第二数据采样模块13包括第三触发器131。第三触发器131被配置为在数据输入端d接收数据信号dq，在时钟输入端接收读写数据选通时钟信号rwds_clk的反相信号，在输出端q输出第二采样数据。
59.在一些可能的实现方式中，第二触发器121和第三触发器131均为d触发器，但本公开并不以此为限。
60.图4是示出根据本公开实施例提供的芯片的结构示意图，该芯片包括本公开任一实施例中提供的存储器控制器的至少部分电路器件。本公开实施例提供的芯片可表示为将利用半导体技术在晶圆上制造的存储器控制器进行封装而成的可售有源器件；或者表示为利用印刷电路板(printed circuit board，pcb)封装技术将存储器控制器进行封装而成的可售有源器件。
61.图5是示出根据本公开实施例提供的存储器控制方法的流程图。如图5所示，本公开实施例提供的存储器控制方法包括以下步骤s51至s54。
62.在步骤s51中，对读写数据选通rwds信号进行处理以获取读写数据选通时钟信号，读写数据选通时钟信号的上升沿和下降沿对于数据信号有效。
63.在步骤s52中，响应于读写数据选通时钟信号的第一时钟周期的上升沿，对数据信号进行采样以得到第一采样数据。
64.在步骤s53中，响应于第一时钟周期的下降沿，对数据信号进行采样以得到第二采样数据。
65.在步骤s54中，根据所述读写数据选通时钟信号的第二时钟周期，写入第一采样数据和第二采样数据，第二时钟周期为第一时钟周期的下一时钟周期。
66.需要说明的是，上述步骤s51至s54与图1b所示存储器控制器1中的各模块一一对应，此处不做过多赘述。
67.本公开实施例中还提供一种计算机可读存储介质。其上存储有计算机程序，该计算机程序被执行以实现根据本公开实施例中提供的存储器控制方法。
68.本公开实施例中，可以采用一个或多个存储介质的任意组合。存储介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、ram、rom、可擦式可编程只读存储器(eprom或闪存)、光纤、便携式紧凑盘只读存储器(cd-rom)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
69.图6是示出根据本公开实施例提供的电子设备6的结构示意图。如图6所示，本实施例中电子设备6包括存储器62和处理器62。
70.存储器61用于存储计算机程序。在一些实施例中，存储器61包括：rom、ram、磁碟、u盘、存储卡或者光盘等各种可以存储程序代码的介质。
71.具体地，存储器61可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(ram)和/或高速缓存存储器。电子设备6可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。存储器61可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本公开各实施例的功能。
72.处理器62与存储器61相连，用于执行存储器61存储的计算机程序，以使电子设备6执行存储器控制方法。
73.在一些实施例中，处理器62可以是通用处理器，包括中央处理器(central processing unit，cpu)、网络处理器(network processor，np)等。在其他实施例中，处理器62还可以是数字信号处理器(digital signal processor，dsp)、专用集成电路(application specific integrated circuit，asic)、现场可编程门阵列(field programmable gate array，fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
74.综上所述，本公开实施例提供的存储器控制器从存储器中读数据时通过读写数据选通时钟信号进行计数，在读写数据选通时钟信号的上升沿和下降沿分别对数据信号进行采样，并在下一个时钟周期的上升沿将两个采样数据合并写入数据存储模块。此种方式能够减少传输错误，并可以提高传输带宽。此外，本公开实施例提供的存储器控制器将采样得到的信号延迟一个时钟周期再发送给后续电路，能够有效改善信号由于各种延时导致不能满足时序要求的情况，有利于改善数据采样时序。因此，本公开有效克服了现有技术中的种
种缺点而具高度产业利用价值。
75.上述实施例仅例示性说明本公开的原理及其功效，而非用于限制本公开。任何熟悉此技术的人士皆可在不违背本公开的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本公开所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本公开的权利要求所涵盖。

技术特征：
1.一种存储器控制器，其特征在于，包括：时钟信号获取模块，被配置为对读写数据选通rwds信号进行处理以获取读写数据选通时钟信号，所述读写数据选通时钟信号的上升沿和下降沿对于数据信号有效；第一数据采样模块，被配置为响应于所述读写数据选通时钟信号的第一时钟周期的上升沿，对所述数据信号进行采样以得到第一采样数据；第二数据采样模块，被配置为响应于所述第一时钟周期的下降沿，对所述数据信号进行采样以得到第二采样数据；以及数据存储模块，被配置为根据所述读写数据选通时钟信号的第二时钟周期，写入所述第一采样数据和所述第二采样数据，所述第二时钟周期为所述第一时钟周期的下一时钟周期。2.根据权利要求1所述的存储器控制器，其特征在于，所述数据存储模块为跨异步存储器。3.根据权利要求1所述的存储器控制器，其特征在于，还包括写数据控制模块，所述写数据控制模块被配置为根据所述读写数据选通时钟信号控制所述数据存储模块在所述第二时钟周期内处于写数据状态。4.根据权利要求3所述的存储器控制器，其特征在于，所述写数据控制模块包括第一触发器，所述第一触发器被配置为：在数据输入端接收来自控制器时钟域的写使能信号；在时钟输入端接收所述读写数据选通时钟信号；以及在数据输出端输出读写数据选通时钟域的写使能控制信号，所述写使能控制信号用于控制所述数据存储模块在所述第二时钟周期内处于写数据状态。5.根据权利要求3所述的存储器控制器，其特征在于，所述数据存储模块进一步被配置为：当所述数据存储模块存储有采样数据时，在控制时钟域的时钟信号的触发沿将所述采样数据依次输出。6.根据权利要求5所述的存储器控制器，其特征在于，在所述数据存储模块中的目标采样数据均输出完成后，所述数据存储模块、所述写入控制模块、所述第一数据采样模块和所述第二数据采样模块分别进一步被配置为根据接收到的复位信号进行异步复位。7.根据权利要求1所述的存储器控制器，其特征在于，所述数据存储模块进一步被配置为：在所述数据存储模块中写入的采样数据达到终止条件时，根据接收到的高电平片选信号停止写入采样数据。8.根据权利要求1所述的存储器控制器，其特征在于，所述时钟信号获取模块包括延迟线单元，所述延迟线单元被配置为对所述读写数据选通rwds信号进行延迟处理以得到所述读写数据选通时钟信号。9.根据权利要求1所述的存储器控制器，其特征在于，所述第一数据采样模块包括第二触发器，所述第二触发器被配置为在数据输入端接收所述数据信号，在时钟输入端接收所述读写数据选通时钟信号，以及在输出端输出所述第一采样数据；所述第二数据采样模块包括第三触发器，所述第三触发器被配置为在数据输入端接收
所述数据信号，在时钟输入端接收所述读写数据选通时钟信号的反相信号，以及在输出端输出所述第二采样数据。10.一种芯片，其特征在于，包括权利要求1至9中任一项所述的存储器控制器。11.一种存储器控制方法，其特征在于，包括：对读写数据选通rwds信号进行处理以获取读写数据选通时钟信号，所述读写数据选通时钟信号的上升沿和下降沿对于数据信号有效；响应于所述读写数据选通时钟信号的第一时钟周期的上升沿，对所述数据信号进行采样以得到第一采样数据；响应于所述第一时钟周期的下降沿，对所述数据信号进行采样以得到第二采样数据；根据所述读写数据选通时钟信号的第二时钟周期，写入所述第一采样数据和所述第二采样数据，所述第二时钟周期为所述第一时钟周期的下一时钟周期。12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被执行以实现根据权利要求11所述的存储器控制方法。13.一种电子设备，其特征在于，包括：存储器，被配置为存储计算机程序；以及处理器，被配置为调用所述计算机程序以执行根据权利要求11所述的存储器控制方法。

技术总结
本公开提供存储器控制器和控制方法、芯片、存储介质及电子设备。所述存储器控制器包括：时钟信号获取模块，被配置为对读写数据选通RWDS信号进行处理以获取读写数据选通时钟信号；第一数据采样模块，被配置为响应于所述读写数据选通时钟信号的第一时钟周期的上升沿，对所述数据信号进行采样以得到第一采样数据；第二数据采样模块，被配置为响应于所述第一时钟周期的下降沿，对所述数据信号进行采样以得到第二采样数据；数据存储模块，被配置为根据所述读写数据选通时钟信号的第二时钟周期，写入所述第一采样数据和所述第二采样数据。所述存储器控制器能够提高传输带宽，并可以改善数据采样时序。以改善数据采样时序。以改善数据采样时序。


技术研发人员：湛厚超 黄杨国 魏天博
受保护的技术使用者：瑞芯微电子股份有限公司
技术研发日：2023.03.23
技术公布日：2023/7/17