垂直存储器器件及其操作方法与流程

1.本公开内容总体上涉及半导体技术领域，并且更特别地，涉及一种形成和操作垂直存储器器件的方法。


背景技术：

2.通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。垂直存储器架构可以解决平面存储器单元中的密度限制。


技术实现要素：

3.本公开内容中描述了垂直存储器结构及其形成方法的实施例。
4.在一些实施例中，一种方法可以包括对存储器器件执行编程操作。存储器器件可以包括：底部选择栅极；底部选择栅极上方的板线；板线上方的字线；延伸穿过底部选择栅极、板线和字线的柱；柱下方的源极线；柱上方的漏极帽；以及形成在漏极帽上方的位线。方法可以包括将第一正电压偏置施加到底部选择栅极并且将第二正电压偏置施加到字线。方法还可以包括在字线达到第二正电压偏置之后将第三正电压偏置施加到位线。方法还可以包括将接地电压施加到字线及将接地电压施加到位线。
5.在一些实施例中，一种方法可以包括对存储器器件执行擦除操作。存储器器件可以包括：底部选择栅极；底部选择栅极上方的板线；板线上方的字线；延伸穿过底部选择栅极、板线和字线的柱；柱下方的源极线；柱上方的漏极帽；以及形成在漏极帽上方的位线。方法可以包括将第一正电压偏置施加到底部选择栅极并且将第二正电压偏置施加到板线。方法还可以包括减小到底部选择栅极的第一正电压偏置并且将负电压偏置施加到源极线。
6.在一些实施例中，一种方法可以包括对存储器器件执行编程操作。存储器器件可以包括：板线；板线上方的偏置栅极；板线上方的字线；延伸穿过板线、偏置栅极和字线的柱；柱下方的源极线；柱上方的漏极帽；以及形成在漏极帽上方的位线。方法可以包括将第一正电压偏置施加到偏置栅极，并且将第二正电压偏置施加到字线。方法还可以包括在字线达到第二正电压偏置之后将第三正电压偏置施加到位线。方法还可以包括将接地电压施加到字线并且将接地电压施加到位线。
7.在一些实施例中，一种方法可以包括对存储器器件执行擦除操作。存储器器件可以包括：板线；板线上方的偏置栅极；板线上方的字线；延伸穿过板线、偏置栅极和字线的柱；柱下方的源极线；柱上方的漏极帽；以及形成在漏极帽上方的位线。方法可以包括将第一正电压偏置施加到偏置栅极并且将第二正电压偏置施加到板线。方法还可以包括减小到偏置栅极的第一正电压偏置并且将负电压偏置施加到源极线。
附图说明
8.并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说
明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够制成和使用本公开内容。
9.图1a示出了根据本公开内容的一些实施例的示例性垂直存储器单元的示意性截面图。
10.图1b示出了根据本公开内容的一些实施例的存储器阵列的示意性俯视图。
11.图2示出了根据本公开内容的一些实施例的并入有底部选择栅极(bsg，bottom select gate)的示例性垂直存储器单元的示意性截面图。
12.图3示出了根据本公开内容的一些实施例的形成具有底部选择栅极的存储器结构的流程图。
13.图4a-图4g示出了根据本公开内容的一些实施例的在各种工艺阶段的存储器结构的截面图。
14.图5a示出了根据本公开内容的一些实施例对具有底部选择栅极的存储器结构执行编程方案的流程图。
15.图5b示出了根据本公开内容的一些实施例对具有底部选择栅极的存储器结构执行编程方案的操作图。
16.图6a示出了根据本公开内容的一些实施例的对具有底部选择栅极的存储器结构执行擦除方案的流程图。
17.图6b示出了根据本公开内容的一些实施例的对具有底部选择栅极的存储器结构执行擦除方案的操作图。
18.图7示出了根据本公开内容的一些实施例的并入有偏置栅极的示例性垂直存储器单元的示意性截面图。
19.图8示出了根据本公开内容的一些实施例的并入有偏置栅极的示例性存储器结构的示意性截面图。
20.图9a示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行编程方案的流程图。
21.图9b示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行编程方案的操作图。
22.图10a示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行擦除方案的流程图。
23.图10b示出了根据本公开内容的一些实施例的对具有偏置栅极的存储器结构执行擦除方案的操作图。
24.当结合附图时，根据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，类似的附图标记始终标识对应的元件。在附图中，类似的附图标记通常指示相同、功能相似和/或结构相似的元件。元件首次出现的附图由对应附图标记中最左边的(一个或多个)数字指示。
25.将参考附图描述本公开内容的实施例。
具体实施方式
26.尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。相
关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他构造和布置。对于相关领域的技术人员来说，显然本公开内容也可以用于各种其他应用。
27.注意，在本说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可以不必包括特定的特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例实现这样的特征、结构或特性都将在相关领域的技术人员的知识范围之内。
28.一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，而是可以允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
29.应当容易理解，在本公开内容中的“在
…
上”、“在
…
上方”和“在
…
之上”的含义应该以最广泛的方式来解释，使得“在
…
上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义。此外，“在
…
上方”或“在
…
之上”不仅意味着在某物“上方”或“之上”，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
30.此外，空间相对术语，例如“在
…
下面”、“在
…
下方”、“下”、“在
…
上方”、“上”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(或多个)元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或工艺步骤中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
31.如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，并且因此半导体器件形成在衬底的顶侧处，除非另有说明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶圆等非导电材料制成。
32.如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对接近衬底，并且顶侧相对远离衬底。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面与底表面之间的或在连续结构的顶表面和底表面处的任何一组水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线、和/或垂直互连通路(via，vertical interconnect access))以及一个或多个电介质层。
33.在本公开内容中，为了便于描述，“层级”用于指沿着垂直方向具有基本相同高度
的元件。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，具有基本相同高度的字线可以被称为“字线层级”或类似者，等等。
34.如本文所用，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能由于制造工艺或公差的微小变化而产生。如本文所用，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10％到30％内变化的给定量的值(例如，值的
±
10％、
±
20％或
±
30％)。
35.在本公开内容中，术语“水平的/水平地/横向的/横向地”意味着标称地平行于衬底的横向表面，并且术语“垂直的”或者“垂直地”意味着标称地垂直于衬底的横向表面。
36.动态随机存取存储器(dram，dynamic random access memory)是一种可以在存储器单元中存储每位数据的随机存取半导体存储器。某些类型的存储器单元包括电容器和阵列晶体管，也称为1t1c存储器结构。电容器可以被设置为充电或放电状态，分别表示位值零和一。随着dram技术向更高的器件密度和更高的存储容量发展，电容器的数量急剧增加，同时每个电容器的占用面积减小。电容器的数量和尺寸的改变可能导致更长的工艺时间和更复杂的工艺流程。已经开发了无电容器单晶体管(capacitor-less one transistor)存储器结构(也称为1t存储器结构)，以提高器件密度和存储容量。然而，无电容器单晶体管存储器结构面临着挑战，例如字线浮置主体电容耦合，其影响器件性能。
37.根据本公开内容的各种实施例提供了用于无电容器多栅极垂直1t存储器结构的结构和制造方法，其改进了数据保持并且减少了漏电流。无电容器多栅极垂直1t存储器结构可以包括柱(例如，垂直柱形浮置主体)以及围绕柱的多个栅极。在一些实施例中，柱可以由顶部选择栅极、板线栅极和底部选择栅极围绕。在一些实施例中，柱可以由字线栅极、偏置栅极和板线栅极围绕。位线可以形成在柱的上方。在字线与位线之间的交叉处形成存储器单元。本公开内容的无电容器多栅极垂直1t存储器结构可以提供各种益处，包括但不限于，改进的晶体管载流子密度、改进的编程/擦除速度等。
38.图1a和图1b是根据本公开内容的一些实施例的存储器结构的图示。图1a示出了无电容器双栅极垂直1t存储器单元100的截面图。存储器单元100可以形成在衬底102上并且可以包括源极线104、柱106、板线栅极108、字线110、漏极帽112和位线114。图1b是包括多个存储器单元100的存储器阵列150的俯视图。可以包括附加结构，并且为了简单起见，附加结构在图1a和图1b中没有示出。
39.衬底102可以包括硅(例如，单晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi，silicon on insulator)、绝缘体上锗(germanium on insulator，goi)、砷化镓(gaas)、氮化镓、碳化硅、玻璃、iii-v族化合物、任何其他合适的材料、以及其任何组合。在一些实施例中，衬底102可在外围器件制造之前经双侧抛光。在该示例中，衬底102包括在顶侧和底侧上的表面，所述表面都被抛光和处理以提供用于高质量半导体器件的光滑表面。在一些实施例中，衬底102可以是由硅、氧化硅、氮化硅或任何合适的电介质材料形成的电介质层。
40.源极线104可以形成在衬底102上。在一些实施例中，源极线104可以是导电结构，例如掺杂有合适掺杂剂的半导体层。在一些实施例中，源极线104可以由硅材料形成并且掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施例中，n型掺杂剂的掺杂剂
浓度可以在大约1
×
10
18
原子/cm3到大约1
×
10
22
原子/cm3之间。在一些实施例中，n型掺杂剂的掺杂剂浓度可以大于约1
×
10
20
原子/cm3。
41.柱106可以形成在源极线104上并且电耦接到源极线。柱106可以参考衬底102的顶表面在垂直方向(例如，z方向)上延伸。在一些实施例中，柱106可以由柱结构形成，例如具有矩形截面形状的圆柱体。柱106可以由掺杂有合适掺杂剂的半导体材料形成。例如，柱106可以是掺杂有p型掺杂剂的硅材料，所述p型掺杂剂例如硼、铝、氮、镓、铟和/或其组合。在一些实施例中，p型掺杂剂的掺杂剂浓度可以在大约1
×
10
10
原子/cm3到大约1
×
10
20
原子/cm3之间。在一些实施例中，柱106可以使用本征半导体材料形成，例如本征多晶硅。
42.板线108形成为与柱106相邻。在一些实施例中，板线108围绕柱106的侧壁表面的下部部分。例如，板线108的侧壁表面可以围绕柱106的圆周定位。在一些实施例中，板线108的侧壁表面可以与柱106的侧壁表面同心。在一些实施例中，电介质层111(图1a中未示出，但在图1b中示出)可以设置在板线108与柱106之间。板线108可以使用合适的导电材料形成，导电材料例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。
43.字线110形成为与柱106相邻并且在板线108上方。在一些实施例中，柱106可以由柱结构形成，并且字线110围绕柱106的侧壁表面的上部部分。在一些实施例中，电介质层111(图1a中未示出，但在图1b中示出)可以设置在字线110与柱106之间。字线110可以使用合适的导电材料形成，导电材料例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。
44.根据一些实施例，漏极帽112可以形成在柱106上。在一些实施例中，漏极帽112可以由掺杂有合适掺杂剂(例如，n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合)的半导体材料形成。在一些实施例中，n型掺杂剂的掺杂剂浓度可以在大约1
×
10
18
原子/cm3到大约1
×
10
22
原子/cm3之间。
45.在一些实施例中，n型掺杂剂的掺杂剂浓度可以大于约1
×
10
20
原子/cm3。在一些实施例中，可以通过用n型掺杂剂掺杂柱106的顶部部分来形成漏极帽112。
46.根据一些实施例，位线114形成在漏极帽112上方并且电耦接到漏极帽112。在一些实施例中，位线114可以使用合适的导电材料形成，导电材料例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。
47.放大图120示出了在对存储器单元100执行编程方案之后柱106内的电荷载流子浓度分布。在一些实施例中，柱106内的多数电荷载流子是电子空穴，即，在原子中不存在电子。在对存储器单元100执行编程方案之后，所产生的空穴不均匀地分布在柱106内。空穴的较高电荷载流子浓度区122位于柱106的上部区域中并且靠近字线110。在一些实施例中，较高电荷载流子浓度可以在约3
×
10
15
cm-3
与约3
×
10
18
cm-3
之间。在一些实施例中，电荷载流子浓度可以朝向柱106的下部区域减小，从而导致空穴的较低电荷载流子浓度区124位于源极线104附近的柱的一部分中。在一些实施例中，较低电荷载流子浓度可以在约1
×
107cm-3
与约5
×
10
12
cm-3
之间。在一些实施例中，较低电荷载流子浓度区124可以导致漏电流在柱106与源极线104之间流动，导致存储器单元数据保持的降低，这进而降低了存储器单元100的器件性能。
48.图1b示出了根据本公开内容的一些实施例的由无电容器双栅极垂直1t存储器单元形成的存储器阵列150的俯视图。1t存储器单元可以是图1a中描述的存储器单元100。与图1a中的元件相对应的元件由类似的附图标记表示。存储器阵列150可以包括为简单起见
未示出的附加的存储器单元。
49.多条位线和字线交叉以形成存储器阵列150。如图1b中所示，多条字线110可以在第一横向方向(例如，x方向)上延伸并且被指定为wl0、wl1和wl2等。类似地，多条位线112可以在第二横向方向(例如，y方向)上延伸并且被指定为bl0、bl1和bl2等。在字线和位线的交叉处形成存储器单元。例如，可以在wl0和bl0的交叉处以及wl2和bl0的交叉处形成存储器单元100。
50.图2示出了具有用于减小漏电流和改进数据保持的底部选择栅极(bsg)的无电容器垂直1t存储器单元200的截面图。与图1a中的元件相对应的元件由类似的附图标记表示。
51.如图2所示，在板线108与源极线104之间形成底部栅极，例如bsg 210。在一些实施例中，柱106可以由柱结构形成，并且bsg 210可以被设置为围绕柱106的侧壁表面的下部部分。在一些实施例中，电介质层可以设置在bsg 210与柱106之间。bsg 210可以使用合适的导电材料形成，导电材料例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。通过将额定电压偏置施加到bsg 210，可以在柱106的下部部分中形成较高电荷载流子浓度区，较高电荷载流子浓度区进而可以减少漏电流并且改进存储器单元200的数据保持。放大图220示出了在对存储器单元200执行编程方案之后柱106内的电荷载流子浓度分布。类似于图1a中描述的存储器单元，柱106内的多数电荷载流子可以是电子空穴。在对存储器单元200执行编程方案之后，所产生的空穴不均匀地分布在柱106内。空穴的较高电荷载流子浓度区122位于柱106的上部区域中并且靠近字线110。空穴的另一较高电荷载流子浓度区222位于柱106的下部区域中并且靠近bsg 220。较高电荷载流子浓度区222可以是防止形成漏电流的饱和区。在一些实施例中，较高电荷载流子浓度区222的电荷载流子浓度可以在约3
×
10
15
cm-3
与约3
×
10
18
cm-3
之间。
52.图3示出了根据本公开内容的一些实施例的用于形成具有用于减小漏电流并且改进数据保持的bsg的无电容器1t存储器单元的方法。方法300的操作可以以不同的顺序和/或变化来执行，并且方法300可以包括为了简单起见而未描述的更多操作。图4a-图4g是制造并入有bsg结构的示例性存储器结构400的截面图。图4a-图4g是作为示例性截面图提供的，以便于解释方法300。此处提供的制造工艺是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代工艺。附加层和/或结构可以形成在存储器结构400中，并且为了简单起见附加层和/或结构在图4a-图4g中未示出。
53.根据本公开内容的一些实施例，在操作302处，在衬底上形成阶梯结构。参考图4a，存储器结构400可以包括：衬底102；导电线401；电介质层402、404、406和408；bsg 210；板线108；字线110；衬垫层410；绝缘层411和414；以及蚀刻停止层412。至少bsg 210、板线108和字线110可以相对于彼此以横向偏移形成，以形成阶梯结构。与图1a和图2中的元件相对应的元件由类似的附图标记表示。
54.衬底102可以包括硅(例如，单晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓、碳化硅、玻璃、iii-v族化合物、任何其他合适的材料或其任何组合。在一些实施例中，衬底102可以是电介质层，例如氧化硅、氮化硅、氮氧化硅等。
55.导电线401可以形成在衬底102上。在一些实施例中，导电线401可以是导电结构，例如金属线或掺杂有合适的掺杂剂的半导体层。例如，导电线401可以由钨、钴、铜、铝、任何
合适的金属和/或其组合形成。导电线401可以使用薄膜沉积工艺来设置，薄膜沉积工艺包括但不限于化学气相沉积(cvd，chemical vapor deposition)、等离子体增强cvd(pecvd plasma-enhanced chemical vapor deposition)、物理气相沉积(pvd，physical vapor deposition)、原子层沉积(ald，atomic layer deposition)、等离子体增强ald(peald，plasma-enhanced atomic layer deposition)和/或其任何组合。
56.阶梯结构403可以至少包括bsg 210、板线108和字线110。上述层中的每一个层可以相对于彼此以横向偏移形成，使得横向偏移形成阶梯形状以允许到层的每一个层级的电连接。在一些实施例中，阶梯结构403还可以包括分别形成在bsg 210、板线108和字线110上的电介质层404、406和408。
57.bsg 210、板线108和字线110的厚度可以影响随后形成的延伸穿过阶梯结构403的柱的电荷载流子浓度。在一些实施例中，bsg 210的厚度t1可以在约15nm与约80nm之间。在一些实施例中，板线108的厚度t2可以在约60nm与约300nm之间。在一些实施例中，字线110的厚度t3可以在约15nm与约80nm之间。在一些实施例中，厚度t1与厚度t2的比率可以是约1:4。在一些实施例中，厚度t2与厚度t3的比率可以是约4:1。
58.可以使用一种或多种导电材料形成bsg 210、板线108和字线110。例如，导电材料可以包括钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。可以使用一种或多种电介质材料形成衬垫层410、绝缘层411和414、蚀刻停止层412、以及电介质层402、404、406和408，电介质材料例如氧化硅、氮化硅、氮氧化硅、碳氮化硅、任何合适的电介质材料和/或其组合。
59.可以使用合适的沉积方法设置衬垫层410，绝缘层411和414，蚀刻停止层412，电介质层402、404、406和408以及阶梯结构403的层，例如bsg 210，板线108，字线110和电介质层402、404、406和408。例如，沉积方法可以包括cvd、pvd、pecvd、ald、高密度等离子体cvd(hdp-cvd，high-density-plasma chemical vapor deposition)、溅射、旋涂或其任何组合。
60.根据本公开内容的一些实施例，在操作304处，可以穿过阶梯结构形成开口。参考图4b，可以通过蚀刻绝缘层414、蚀刻停止层412和阶梯结构403的部分直到暴露导电线401来形成开口420。在一些实施例中，开口420可以是具有大致矩形截面面积的圆柱形孔。光刻工艺可以用于暴露绝缘层414的顶表面的要被蚀刻的部分。干法等离子体蚀刻工艺或湿法化学蚀刻工艺可以用于依次去除绝缘层414、蚀刻停止层412和阶梯结构403的部分，直到暴露导电线401。蚀刻工艺可以包括多个蚀刻工艺，每个蚀刻工艺被配置为去除被暴露的材料的类型。具体地，可以基于绝缘层414、蚀刻停止层412、电介质层402、404、406和408以及形成bsg 201、板线108和字线110的导电材料的材料成分来选择在每个蚀刻工艺中使用的蚀刻剂。例如，蚀刻工艺可以包括用于去除sio2、sin和导电材料(例如，钨)的合适的蚀刻剂。蚀刻工艺持续进行直到暴露导电线401的顶表面。在一些实施例中，开口420延伸到导电线401中以确保导电线401在开口420内暴露。在形成开口420之后，可以去除诸如光致抗蚀剂的掩模层。
61.根据本公开内容的一些实施例，在操作306处，可以在开口中形成栅极电介质层。参考图4c，栅极电介质层421可以形成在开口420中，并且与包括bsg 210、板线108和字线110的栅极结构接触。在一些实施例中，可以在形成栅极电介质层之前执行回蚀工艺。例如，
bsg 201、板线108和字线110可以被横向回蚀，并且栅极电介质层可以被设置在经回蚀的栅极上。在一些实施例中，可以通过在开口420中的所有暴露表面上均匀地设置栅极电介质材料，随后进行各向异性蚀刻工艺以使得设置的栅极电介质材料保持与栅极结构和相邻电介质层接触来形成栅极电介质层421。例如，栅极电介质层421与bsg 210以及电介质层402和404接触。类似地，栅极电介质层421与板线108以及电介质层404和406接触。此外，栅极电介质层421与字线110以及电介质层406和408接触。在一些实施例中，栅极电介质层421的垂直侧壁与电介质层404、406和408的垂直侧壁共面。
62.根据本公开内容的一些实施例，在操作308处，可以在开口中形成存储器单元的源极线。参考图4d，源极线430形成在开口420的底部处并且与导电线401和电介质层402接触。在一些实施例中，源极线430可以由硅材料形成并且掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施例中，源极线430可以是单晶硅并且使用将导电线401用作晶种层的外延生长工艺来形成。在一些实施例中，源极线430可以类似于图1a、图1b和图2中所描述的源极线104。
63.根据本公开内容的一些实施例，在操作308处，设置半导体材料以填充开口。参考图4e，半导体材料440可以形成在开口420中并且与源极线430和栅极电介质层421接触。在一些实施例中，半导体材料440延伸穿过整个开口420，并且执行平坦化工艺，使得半导体材料440的顶表面与绝缘层414的顶表面共面。在一些实施例中，半导体材料440可以使用硅材料形成，硅材料例如多晶硅材料或单晶硅材料。在一些实施例中，半导体材料440可以是本征材料或掺杂有合适的掺杂剂，例如一种或多种p型掺杂剂。例如，半导体材料440可以掺杂有p型掺杂剂，例如硼、铝、氮、镓、铟和/或其组合。
64.根据本公开内容的一些实施例，在操作310处，可以形成存储器单元的漏极帽和浮置主体。参考图4f，可以通过对图4e中所示的半导体材料440的顶部部分进行掺杂来形成漏极帽460。半导体材料440在其掺杂顶部部分与源极线430之间的剩余部分可以形成柱450。在一些实施例中，在用于掺杂半导体材料440的顶部部分的离子注入工艺中使用的掺杂剂可以是在形成半导体材料440中使用的相反类型的掺杂剂。例如，图4e中描述的半导体材料440可以掺杂有p型掺杂剂，而漏极帽460可以掺杂有n型掺杂剂。在一些实施例中，柱450是在垂直方向(例如，z方向)上延伸的柱结构，并且，柱450的侧壁被bsg 210、板线108和字线110围绕。在一些实施例中，如图4f所示，柱450的顶表面在字线110的顶表面上方的水平平面处，并且柱450的底表面在bsg 210的底表面下方的水平平面处。
65.根据本公开内容的一些实施例，在操作312处，可以形成存储器单元的位线和互连结构。参考图4g，过孔462可以延伸穿过蚀刻停止层412以及绝缘层411和414。在一些实施例中，过孔462也可以延伸穿过衬垫层410。过孔462可以与导电线401、bsg 210、板线108和字线110接触并且电耦接，以用于向栅极结构提供电压偏置和/或传输电信号。在一些实施例中，附加的蚀刻停止层416和绝缘层418可以设置在绝缘层414上。蚀刻停止层416和绝缘层418的成分可以分别类似于蚀刻停止层412和绝缘层414，并且为简单起见不进行详细描述。位线472可以形成在绝缘层418中并且通过过孔462电耦接到漏极帽460。类似地，字线触点474可以形成在绝缘层418中并且通过过孔462电耦接到字线110。在一些实施例中，板线触点476可以形成在绝缘层418中并且通过过孔462电耦接到板线108。在一些实施例中，bsg触点478可以形成在绝缘层418中，并且通过过孔462电耦接到bsg 210。在一些实施例中，源极
线触点480可以形成在绝缘层418中并且通过过孔462和导电线401电耦接到源极线430。
66.图5a示出了根据本公开内容的一些实施例的用于对具有用于减少漏电流并且改进数据保持的bsg的无电容器1t存储器单元操作编程方案的方法500。方法500的操作可以以不同的顺序和/或变化来执行，并且方法500可以包括为了简单起见而未描述的更多操作。图5b是根据一些实施例的对并入有bsg的无电容器1t存储器单元进行编程的操作图。图5b是作为示例性的电压-时间操作图提供的，以便于解释方法500。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法500中执行附加操作，并且为了简单起见，附加操作在图5a和图5b中未示出。
67.图5b示出了用于对无电容器1t存储器单元(例如图4g中描述的存储器结构400)的编程方案的操作图。如参考图2所讨论的，在柱的下部部分附近并入bsg可以改进数据保持并且减少漏电流。
68.根据一些实施例，在操作502处，将正电压偏置施加到存储器单元的bsg和板线。在一些实施例中，施加到板线的正电压偏置可以在约0.5v与约0.9v之间。使用图4g的存储器结构400作为示例，可以通过板线触点476和过孔462将约0.8v的正电压偏置施加到板线108。在一些实施例中，施加到bsg的正电压偏置可以在约0.9v与约1.1v之间。使用图4g的存储器结构400作为示例，可以通过bsg触点478和过孔462将约1v的正电压偏置施加到bsg 210。本文描述的正电压偏置是施加到板线108和bsg 210的电压偏置的示例。在一些实施例中，可以使用任何合适的正偏置，例如在约0.5v与约2.0v之间的正电压偏置。在一些实施例中，在编程方案期间，bsg和板线可以保持在正电压偏置下。在一些实施例中，在编程方案期间，源极线连接到接地电压。在一些实施例中，在编程方案完成之后，接地电压可以连接到bsg 210。在一些实施例中，在编程方案完成之后，板线108保持在正电压偏置下。
69.根据一些实施例，在操作504处，将正电压偏置施加到存储器单元的字线。在一些实施例中，在第一时间点t1将正电压偏置施加到字线。在一些实施例中，施加到字线的正电压偏置可以在约1.3v与约1.7v之间。使用图4g的存储器结构400作为示例，可以通过字线触点474和过孔462将约1.5v的正电压偏置施加到字线110。在一些实施例中，字线在第二时间点t2达到所施加的正电压偏置。
70.根据一些实施例，在操作506处，将正电压偏置施加到存储器单元的位线。在一些实施例中，在第二时间点t2之后出现的第三时间点t3，将正电压偏置施加到位线。在一些实施例中，施加到位线的正电压偏置可以在约0.6v与约1v之间。使用图4g的存储器结构400作为示例，可以将约0.7v的正电压偏置施加到位线472。在一些实施例中，位线在第四时间点t4达到所施加的正电压偏置。
71.根据一些实施例，在操作508处，将接地电压施加到存储器单元的字线。在一些实施例中，在第四时间点t4之后出现的第五时间点t5，将接地电压施加到字线。使用图4g的存储器结构400作为示例，可以通过字线触点474和过孔462将接地电压施加到字线110。在一些实施例中，字线在第六时间点t6达到接地电位。
72.根据一些实施例，在操作510处，将接地电压施加到存储器单元的位线。在一些实施例中，在第六时间点t6之后出现的第七时间点t7，将接地电压施加到位线。使用图4g的存储器结构400作为示例，可以将接地电压施加到位线472。
73.图6a示出了根据本公开内容的一些实施例的用于对具有用于减少漏电流并且数
据保持的bsg的无电容器1t存储器单元操作擦除方案的方法600。方法600的操作可以以不同的顺序和/或变化来执行，并且方法600可以包括为了简单起见而未描述的更多操作。图6b是根据一些实施例的对并入有bsg的无电容器1t存储器单元进行擦除的操作图。图6b是作为示例性的电压-时间操作图提供的，以便于解释方法600。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法600中执行附加操作，并且为了简单起见，附加操作在图6a和图6b中未示出。
74.图6b示出了用于对无电容器1t存储器单元(例如，图4g中描述的存储器结构400)的擦除方案的操作图。如参考图2所讨论的，在柱的下部部分附近并入bsg可以改进数据保持并且减少漏电流。
75.根据一些实施例，在操作602处，将正电压偏置施加到存储器单元的bsg和板线。在一些实施例中，施加到板线的正电压偏置可以在约0.5v与约0.9v之间。使用图4g的存储器结构400作为示例，可以通过板线触点476和过孔462将约0.8v的正电压偏置施加到板线108。在一些实施例中，施加到bsg的正电压偏置可以在约0.9v与约1.1v之间。使用图4g的存储器结构400作为示例，可以通过bsg触点478和过孔462将约1v的正电压偏置施加到bsg 210。
76.根据一些实施例，在操作604处，减小施加到bsg的正电压偏置，并且增大施加到板线的正电压偏置。在一些实施例中，基本上同时执行到bsg和板线的电压偏置的减小和增大。例如，电压偏置的改变可以基本上都在第一时间点t
11
发生。在一些实施例中，bsg和板线在第二时间点t
12
达到它们各自的减小和增大的电压偏置。在一些实施例中，到bsg的正电压偏置可以减小到约0.7v至约0.9v。使用图4g的存储器结构400作为示例，可以通过bsg触点478和过孔462将约0.8v的正电压偏置施加到bsg 210。在一些实施例中，到板线的正电压偏置可以增大到约0.9v至约1.1v。使用图4g的存储器结构400作为示例，可以通过板线触点476和过孔462将约1.0v的正电压偏置施加到板线108。在一些实施例中，bsg与板线可以在第二时间点t
12
基本上同时达到经调整的正电压偏置。
77.根据一些实施例，在操作606处，将负电压偏置施加到存储器单元的源极线。在一些实施例中，在第二时间点t
12
之后出现的第三时间点t
13
将负电压偏置施加到源极线。在一些实施例中，施加到源极线的负电压偏置可以在约-1.8v与约-2.2v之间。使用图4g的存储器结构400作为示例，可以通过源极线触点480、过孔462和导电线401将约-2.0v的负电压偏置施加到源极线430。在一些实施例中，源极线在第四时间点t
14
达到所施加的负电压偏置。
78.根据一些实施例，在操作608处，增大施加到bsg的正电压偏置，并且减小施加到板线的正电压偏置。在一些实施例中，基本上同时执行到bsg和板线的电压偏置的增大和减小。例如，电压偏置的改变可以基本上都在第五时间点t
15
发生。在一些实施例中，bsg和板线在第六时间点t
16
达到它们各自的增大和减小的电压偏置。在一些实施例中，到bsg的正电压偏置可以增大到约0.9v至约1.1v。使用图4g的存储器结构400作为示例，可以通过bsg触点478和过孔462将约1.0v的正电压偏置施加到bsg 210。在一些实施例中，到板线的正电压偏置可以减小到约0.5v至约0.9v。使用图4g的存储器结构400作为示例，可以通过板线触点476和过孔462将约0.8v的正电压偏置施加到板线108。
79.根据一些实施例，在操作610处，将接地电压施加到存储器单元的源极线。在一些实施例中，在第六时间点t
16
之后出现的第七时间点t
17
将接地电压施加到源极线。使用图4g
的存储器结构400作为示例，可以通过源极线触点480、过孔462和导电线401将接地电压施加到源极线430。
80.图7示出了具有用于提高存储器单元的编程速度并且提供在柱中选择性地增加电子空穴的能力的偏置栅极的无电容器垂直1t存储器单元700的截面图。图7中与图2中的元件相对应的元件由类似的附图标记表示。
81.如图7所示，存储器单元700包括形成在板线108与字线110之间的偏置栅极，例如偏置栅极710。在一些实施例中，柱106可以由柱结构形成，并且偏置栅极710可以被设置为围绕柱106的侧壁表面的一部分。在一些实施例中，偏置栅极710可以被设置在柱106的上部部分附近。在一些实施例中，偏置栅极710可以被设置在柱106的上半部分附近。在一些实施例中，电介质层可以被设置在偏置栅极710与柱106之间。可以使用合适的导电材料来形成偏置栅极，导电材料例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。通过将额定电压偏置施加到偏置栅极710，可以通过碰撞电离形成较高电荷载流子浓度区，较高电荷载流子浓度区进而增加编程方案期间的编程速度。另外，偏置栅极710还可以用作顶部选择栅极，顶部选择栅极可以通过栅极诱发的漏极泄漏或碰撞电离产生附加的电子空穴。放大图720示出了在对存储器单元700执行编程方案之后柱106内的电荷载流子浓度分布。类似于图1a和图2中描述的存储器单元，柱106内的多数电荷载流子可以是电子空穴，并且较高电荷载流子浓度区122可以形成在柱106的上部部分中。存储器单元700可以不同于存储器单元200，至少因为可以通过将电压偏置施加到偏置栅极710而在较高电荷载流子浓度区122下方形成附加的较高电荷载流子浓度区724，较高电荷载流子浓度区724进而提高了编程速度。在对存储器单元700执行编程方案之后，所产生的空穴不均匀地分布在柱106内。空穴的较高电荷载流子浓度区122位于柱106的上部区域中并且靠近字线110。空穴的另一较高电荷载流子浓度区724也可以位于柱106的上部区域中并且靠近偏置栅极710。在一些实施例中，较高电荷载流子浓度区724的电荷载流子浓度可以在约3
×
10
15
cm-3
与约3
×
10
18
cm-3
之间。
82.图8示出了并入有无电容器1t存储器单元(例如，图7中描述的存储器单元700)的存储器结构800。图8中与图4a-图4g中的元件相对应的元件由类似的附图标记表示。存储器结构800可以使用类似于图3中描述的方法300的方法形成。例如，存储器结构800的各种制造阶段可以类似于关于图4a-图4g所描述的那些制造阶段，并且为简单起见，此处不对其进行描述。
83.阶梯结构803可以至少包括板线108、偏置栅极710和字线110。上述层中的每一个层可以相对于彼此以横向偏移形成，使得横向偏移形成阶梯形状以允许到层的每一个层级的电连接。在一些实施例中，阶梯结构803还可以包括分别形成在板线108、偏置栅极710和字线110上的电介质层404、406和408。用于电耦接到偏置栅极710的互连结构可以包括偏置栅极触点876和过孔462。偏置栅极触点876的材料成分和形成工艺可以类似于图4g中描述的bsg触点478的材料成分和形成工艺，并且为了简单起见本文不进行详细描述。
84.偏置栅极710可以使用导电材料形成，导电材料例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。在一些实施例中，可以使用cvd、pvd、pecvd、ald、hdp-cvd、溅射和/或其任何组合来设置偏置栅极710。
85.偏置栅极710、板线108和字线110的厚度可以影响随后形成的延伸穿过阶梯结构
403的柱的电荷载流子浓度。在一些实施例中，板线108的厚度t4可以在约60nm与约300nm之间。在一些实施例中，偏置栅极710的厚度t5可以在约15nm与约80nm之间。在一些实施例中，字线110的厚度t6可以在约15nm与约80nm之间。在一些实施例中，厚度t4与厚度t5的比率可以是约4:1。在一些实施例中，厚度t4与厚度t6的比率可以是约4:1。
86.图9a示出了根据本公开内容的一些实施例的用于对具有用于提高诸如编程速度的操作速度的偏置栅极的无电容器1t存储器单元操作编程方案的方法900。方法900的操作可以以不同的顺序和/或变化来执行，并且方法900可以包括为了简单起见而未描述的更多操作。图9b是根据一些实施例的对并入有偏置栅极的无电容器1t存储器单元进行编程的操作图。图9b是作为示例性的电压-时间操作图提供的，以便于解释方法900。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法900中执行附加操作，并且为了简单起见，附加操作在图9a和图9b中未示出。
87.图9b示出了用于对无电容器1t存储器单元(例如图8中描述的存储器结构800)的编程方案的操作图。如参考图7和图8所讨论的，在柱的上部部分附近并入偏置栅极可以提高操作速度。
88.根据一些实施例，在操作902处，将正电压偏置施加到存储器单元的偏置栅极和板线。在一些实施例中，施加到板线的正电压偏置可以在约0.5v与约0.9v之间。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462将约0.8v的正电压偏置施加到板线108。在一些实施例中，施加到偏置栅极的正电压偏置可以在约0.9v与约1.1v之间。使用图8的存储器结构800作为示例，可以通过偏置栅极触点876和过孔462将约1v的正电压偏置施加到偏置栅极710。在一些实施例中，在编程方案期间，偏置栅极和板线可以保持在正电压偏置下。在一些实施例中，在编程方案期间，源极线连接到接地电压。本文描述的正电压偏置是施加到板线108和偏置栅极710的电压偏置的示例。在一些实施例中，可以使用任何合适的正偏置，例如在约0.5v与约2.0v之间的正电压偏置。在一些实施例中，在编程方案期间，源极线连接到接地电压。在一些实施例中，在编程方案完成之后，可以将接地电压连接到bsg 210。在一些实施例中，在编程方案完成之后，板线108保持在正电压偏置下。
89.根据一些实施例，在操作904处，将正电压偏置施加到存储器单元的字线。在一些实施例中，在第一时间点t
91
将正电压偏置施加到字线。在一些实施例中，施加到字线的正电压偏置可以在约1.3v与约1.7v之间。使用图8的存储器结构800作为示例，可以通过字线触点474和过孔462将约1.5v的正电压偏置施加到字线110。在一些实施例中，字线在第二时间点t
92
达到所施加的正电压偏置。
90.根据一些实施例，在操作906处，将正电压偏置施加到存储器单元的位线。在一些实施例中，在第二时间点t
92
之后出现的第三时间点t
93
将正电压偏置施加到位线。在一些实施例中，施加到位线的正电压偏置可以在约0.6v与约1v之间。使用图8的存储器结构800作为示例，可以将约0.7v的正电压偏置施加到位线472。在一些实施例中，位线在第四时间点t
94
达到所施加的正电压偏置。
91.根据一些实施例，在操作908处，将接地电压施加到存储器单元的字线。在一些实施例中，在第四时间点t
94
之后出现的第五时间点t
95
将接地电压施加到字线。使用图8的存储器结构800作为示例，可以通过字线触点474和过孔462将接地电压施加到字线110。在一些实施例中，字线在第六时间点t
96
达到接地电位。
92.根据一些实施例，在操作910处，将接地电压施加到存储器单元的位线。在一些实施例中，在第六时间点t
96
之后出现的第七时间点t
97
将接地电压施加到位线。使用图8的存储器结构800作为示例，可以将接地电压施加到位线472。
93.图10a示出了根据本公开内容的一些实施例的用于对具有用于提高操作速度的偏置栅极的无电容器1t存储器单元操作擦除方案的方法1000。方法1000的操作可以以不同的顺序和/或变化来执行，并且方法1000可以包括为了简单起见而未描述的更多操作。图10b是根据一些实施例的对并入有偏置栅极的无电容器1t存储器单元进行擦除的操作图。图10b是作为示例性的电压-时间操作图提供的，以便于解释方法1000。此处提供的操作是示例性的，并且可以执行未在这些图中示出的根据本公开内容的替代操作。可以在方法1000中执行附加操作，并且为了简单起见，附加操作在图10a和图10b中未示出。
94.图10b示出了对无电容器1t存储器单元(例如，图8中描述的存储器结构800)的擦除方案的操作图。如参考图7和图8所讨论的，在柱的上部部分附近并入偏置栅极可以提高操作速度。
95.根据一些实施例，在操作1002处，将正电压偏置施加到存储器单元的偏置栅极和板线。在一些实施例中，施加到板线的正电压偏置可以在约0.5v与约0.9v之间。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462到将约0.8v的正电压偏置施加到板线108。在一些实施例中，施加到偏置栅极的正电压偏置可以在约0.9v与约1.1v之间。使用图8的存储器结构800作为示例，可以通过偏置栅极触点876和过孔462将约1v的正电压偏置施加到偏置栅极710。
96.根据一些实施例，在操作1004处，减小施加到偏置栅极的正电压偏置，并且增大施加到板线的正电压偏置。在一些实施例中，基本上同时执行到偏置栅极和板线的电压偏置的减小和增大。例如，电压偏置的改变可以基本上都在第一时间点t
101
发生。在一些实施例中，偏置栅极和板线在第二时间点t
102
达到其各自的减小和增加的电压偏置。在一些实施例中，到偏置栅极的正电压偏置可以减小到约0.7v至约0.9v。使用图8的存储器结构800作为示例，可以通过偏置栅极触点876和过孔462将约0.8v的正电压偏置施加到偏置栅极710。在一些实施例中，到板线的正电压偏置可以增大到约0.9v至约1.1v。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462将约1.0v的正电压偏置施加到板线108。在一些实施例中，偏置栅极和板线可以在第二时间点t
102
基本上同时达到经调整的正电压偏置。
97.根据一些实施例，在操作1006处，将负电压偏置施加到存储器单元的源极线。在一些实施例中，在第二时间点t
102
之后出现的第三时间点t
103
将负电压偏置施加到源极线。在一些实施例中，施加到源极线的负电压偏置可以在约-1.8v与约-2.2v之间。使用图8的存储器结构800作为示例，可以通过源极线触点480、过孔462和导电线401将约-2.0v的负电压偏置施加到源极线430。在一些实施例中，源极线在第四时间点t
104
达到所施加的负电压偏置。
98.根据一些实施例，在操作1008处，增大施加到偏置栅极的正电压偏置，并且减小施加到板线的正电压偏置。在一些实施例中，基本上同时执行到偏置栅极和板线的电压偏置的增大和减小。例如，电压偏置的改变可以基本上都在第五时间点t
105
发生。在一些实施例中，偏置栅极和板线在第六时间点t
106
达到其各自的增大与减少的电压偏置。在一些实施例中，到偏置栅极的正电压偏置可以增大到约0.9v至约1.1v。使用图8的存储器结构800作为
示例，可以通过偏置栅极触点876和过孔462将约1.0v的正电压偏置施加到偏置栅极710。在一些实施例中，到板线的正电压偏置可以减小到约0.5v至约0.9v。使用图8的存储器结构800作为示例，可以通过板线触点476和过孔462将约0.8v的正电压偏置施加到板线108。
99.根据一些实施例，在操作1010处，将接地电压施加到存储器单元的源极线。在一些实施例中，在第六时间点t
106
之后出现的第七时间点t
107
将接地电压施加到源极线。使用图8的存储器结构800作为示例，可以通过源极线触点480、过孔462和导电线401将接地电压施加到源极线430。
100.根据本公开内容的各种实施例提供了用于无电容器多栅极垂直1t存储器结构的结构和制造方法，其改进了数据保持并且减少了漏电流。无电容器多栅极垂直1t存储器结构可以包括由多个栅极围绕的垂直柱形状的柱。在一些实施例中，柱可以由顶部选择栅极、板线栅极和底部选择栅极围绕。在一些实施例中，柱可以由字线栅极、偏置栅极和板线栅极围绕。位线可以形成在柱的上方。在字线与位线之间的交叉处形成存储器单元。本公开内容的无电容器多栅极垂直1t存储器结构可以提供各种益处，包括但不限于，改进的晶体管载流子密度、改进的编程/擦除速度等。
101.具体实施例的前述描述将如此充分地揭示本公开内容的一般性质，使得其他人可以通过应用本领域的技术内的知识而在不进行过度实验的情况下、并且在不脱离本公开内容的一般概念的情况下容易地修改和/或调整此些具体实施例以用于各种应用。因此，基于本文所呈现的公开内容和指导，此类调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞由技术人员根据公开内容和指导来解释。
102.以上已经借助于示出了指定功能及其关系的实施方式的功能构建块描述了本公开内容的实施例。为了便于描述，本文已经任意地限定了这些功能性构建块的边界。只要适当地执行指定的功能及其关系，就可以限定替代的边界。
103.发明内容和摘要部分可以阐述(一个或多个)发明人所设想的本公开内容的一个或多个但不是所有示例性实施例，并且因此，不旨在以任何方式限制本公开内容和所附权利要求。
104.本公开内容的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

技术特征：
1.一种用于对存储器器件执行编程操作的方法，其中，所述存储器器件包括：底部选择栅极；所述底部选择栅极上方的板线；所述板线上方的字线；延伸穿过所述底部选择栅极、所述板线和所述字线的柱；所述柱下方的源极线；以及形成在所述柱上方的位线，所述方法包括：将第一正电压偏置施加到所述底部选择栅极；将第二正电压偏置施加到所述字线；在所述字线达到所述第二正电压偏置之后将第三正电压偏置施加到所述位线；将接地电压施加到所述字线；以及将所述接地电压施加到所述位线。2.根据权利要求1所述的方法，其中，施加所述接地电压包括在所述位线达到所述第三正电压偏置之后执行到所述字线的施加。3.根据权利要求1所述的方法，其中，将所述接地电压施加到所述位线包括在所述字线达到所述接地电压之后执行所述施加。4.根据权利要求1所述的方法，还包括将第四正电压偏置施加到所述板线。5.根据权利要求1所述的方法，其中，施加所述第一电压偏置包括将在约0.9v与约1.1v之间的电压施加到所述底部选择栅极。6.一种用于对存储器器件执行擦除操作的方法，其中，所述存储器器件包括：底部选择栅极；所述底部选择栅极上方的板线；所述板线上方的字线；延伸穿过所述底部选择栅极、所述板线和所述字线的柱；所述柱下方的源极线；所述柱上方的漏极帽；以及形成在所述漏极帽上方的位线，所述方法包括：将第一正电压偏置施加到所述底部选择栅极；将第二正电压偏置施加到所述板线；减小到所述底部选择栅极的所述第一正电压偏置；以及将负电压偏置施加到所述源极线。7.根据权利要求6所述的方法，其中，在所述底部选择栅极达到减小的所述第一正电压偏置之后进行将所述负电压偏置施加到所述源极线。8.根据权利要求6所述的方法，还包括增大到所述板线的所述第二正电压偏置。9.根据权利要求6所述的方法，还包括增大到所述底部选择栅极的所述第一正电压偏置。10.根据权利要求6所述的方法，还包括减小到所述板线的所述第二正电压偏置。11.一种用于对存储器器件执行编程操作的方法，其中，所述存储器器件包括：板线；所述板线上方的偏置栅极；所述板线上方的字线；延伸穿过所述板线、所述偏置栅极和所述字线的柱；所述柱下方的源极线；所述柱上方的漏极帽；以及形成在所述漏极帽上方的位线，所述方法包括：将第一正电压偏置施加到所述偏置栅极；将第二正电压偏置施加到所述字线；在所述字线达到所述第二正电压偏置之后将第三正电压偏置施加到所述位线；将接地电压施加到所述字线；以及将所述接地电压施加到所述位线。
12.根据权利要求11所述的方法，其中，在所述位线达到所述第三正电压偏置之后进行将所述接地电压施加到所述字线。13.根据权利要求11所述的方法，其中，在所述字线达到所述接地电压之后进行将所述接地电压施加到所述位线。14.根据权利要求11所述的方法，还包括将第四正电压偏置施加到所述板线。15.根据权利要求11所述的方法，其中，施加所述第一电压偏置包括将在约0.9v与约1.1v之间的电压施加到所述底部选择栅极。16.一种用于对存储器器件执行擦除操作的方法，其中，所述存储器器件包括：板线；所述板线上方的偏置栅极；所述板线上方的字线；延伸穿过所述板线、所述偏置栅极和所述字线的柱；所述柱下方的源极线；所述柱上方的漏极帽；以及形成在所述漏极帽上方的位线，所述方法包括：将第一正电压偏置施加到所述偏置栅极；将第二正电压偏置施加到所述板线；减小到所述偏置栅极的所述第一正电压偏置；以及将负电压偏置施加到所述源极线。17.根据权利要求16所述的方法，其中，在所述偏置栅极达到减小的所述第一正电压偏置之后进行将所述负电压偏置施加到所述源极线。18.根据权利要求16所述的方法，还包括增大到所述板线的所述第二正电压偏置。19.根据权利要求16所述的方法，还包括增大到所述偏置栅极的所述第一正电压偏置。20.根据权利要求16所述的方法，还包括减小到所述板线的所述第二正电压偏置。

技术总结
本公开内容涉及用于对存储器器件执行操作的方法。存储器器件可以包括：底部选择栅极；底部选择栅极上方的板线；板线上方的字线；延伸穿过底部选择栅极、板线和字线的柱；柱下方的源极线；柱上方的漏极帽；以及形成在漏极帽上方的位线。方法可以包括将第一正电压偏置施加到底部选择栅极并且将第二正电压偏置施加到字线。方法还可以包括在字线达到第二正电压偏置之后将第三正电压偏置施加到位线。方法还可以包括将接地电压施加到字线及将接地电压施加到位线。施加到位线。施加到位线。


技术研发人员：赵冬雪 杨涛 杨远程 刘磊 王迪 张坤 周文犀 夏志良 霍宗亮
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2021.11.10
技术公布日：2023/7/17