闪存浮栅的制作方法与流程

1.本发明属于集成电路制造技术领域，具体涉及一种闪存浮栅的制作方法。


背景技术：

2.随着半导体技术的发展，闪存作为一种非易失性存储器得到了广泛的应用。闪存在传统mos晶体管结构基础上增加了浮栅和隧穿氧化层，利用浮栅来存储电荷，从而实现了存储内容的非易失性，闪存中浮栅的制造至关重要。目前闪存浮栅的制作工艺中，采用化学机械研磨决定浮栅的厚度，浮栅厚度均匀性较差，且闪存的存储区和外围区有台阶差，化学机械研磨浮栅后，台阶下研磨的浮栅多晶硅颗粒难以去除。


技术实现要素：

3.本发明的目的在于提供一种闪存浮栅的制作方法，有效提高浮栅厚度均匀性，可以消除由于台阶差导致的浮栅多晶硅颗粒。实现了浮栅层在有源区后形成，保证了与逻辑工艺较好地兼容。
4.本发明提供一种闪存浮栅的制作方法，包括：
5.提供一具有存储区和外围区的衬底，所述衬底中形成有浅沟槽隔离和有源区，所述浅沟槽隔离包括高出所述衬底的隔离凸起部；所述外围区形成有氮化硅层；
6.形成浮栅层，所述浮栅层覆盖位于所述存储区的衬底和所述隔离凸起部，以及位于所述外围区的所述氮化硅层；
7.采用化学机械研磨工艺减薄所述浮栅层，减薄后的所述浮栅层的顶面不低于所述氮化硅层的顶面；
8.刻蚀减薄后的所述浮栅层形成浮栅，且暴露出所述氮化硅层，所述存储区刻蚀剩余的浮栅层作为浮栅。
9.进一步的，刻蚀减薄后的所述浮栅层通过刻蚀终点控制以决定所述浮栅的厚度。
10.进一步的，采用光学发光干涉仪侦测刻蚀剩余的所述浮栅层厚度进行刻蚀终点的控制，所用光源波长为200nm至400nm。
11.进一步的，所述浮栅的厚度范围在200埃至500埃。
12.进一步的，刻蚀减薄后的所述浮栅层形成所述浮栅采用干法刻蚀，具体参数包括：采用流量为100sccm～150sccm的溴化氢气体，流量为2sccm～6sccm的氧气，以及流量为30sccm～50sccm的氯气，功率为200w～300w，偏压为50v～100v，刻蚀时长为10s～15s。
13.进一步的，所述浮栅的顶面小于所述隔离凸起部的顶面。
14.进一步的，采用炉管工艺形成所述浮栅层，在炉管中采用低压化学气相淀积工艺形成所述浮栅层。
15.进一步的，所述炉管工艺参数具体包括：所述炉管内通入硅烷气体，所述炉管内温度为600℃～680℃，所述炉管内压力为180mtorr～230mtorr。
16.进一步的，所述浅沟槽隔离包括位于所述衬底中的沟槽和填充所述沟槽的隔离
层，所述隔离层采用harp工艺形成。
17.进一步的，形成所述隔离层后还包括：对所述隔离层进行退火与致密化处理。
18.与现有技术相比，本发明具有如下有益效果：
19.本发明提供一种闪存浮栅的制作方法，包括：提供一具有存储区和外围区的衬底，衬底中形成有浅沟槽隔离和有源区，浅沟槽隔离包括高出衬底的隔离凸起部；外围区形成有氮化硅层；形成浮栅层，浮栅层覆盖位于存储区的衬底和隔离凸起部，以及位于外围区的氮化硅层；采用化学机械研磨工艺减薄浮栅层，减薄后的浮栅层的顶面不低于氮化硅层的顶面；刻蚀减薄后的浮栅层形成浮栅，且暴露出氮化硅层，存储区刻蚀剩余的浮栅层作为浮栅。本发明形成浮栅层后，先采cmp工艺减薄部分厚度的浮栅层，然后通过刻蚀定义浮栅厚度。该方法cmp工艺研磨减薄的厚度降低且研磨对象为材质相同的浮栅层，因此受负载效应影响较小，可以较好控制减薄后的浮栅层的厚度均匀性，同时刻蚀减薄后的浮栅层可以通过刻蚀终点控制，可以有效提高浮栅厚度均匀性，同时可以消除由于台阶差导致的浮栅多晶硅颗粒，方法简单，成本较低。而且实现了浮栅层在有源区后形成，保证了与逻辑工艺较好地兼容。
附图说明
20.图1至图2为一种闪存的制作方法各步骤示意图。
21.图3为本发明实施例的闪存浮栅的制作方法流程示意图。
22.图4至图7为本发明实施例的闪存浮栅的制作方法各步骤示意图。
23.其中，附图标记如下：
24.010-衬底；011-氧化层；012-氮化硅层；013-沟槽；014-隔离层；015-有源区；016-浮栅材料层；016a-浮栅；
25.110-衬底；i-存储区；ii-外围区；111-氧化层；112-氮化硅层；113-沟槽；114-隔离层；114a-隔离凸起部；115-有源区；116-浮栅层。
具体实施方式
26.如背景技术所述，闪存浮栅的制作工艺中，浮栅厚度均匀性较差，且闪存存储区和外围区台阶下研磨的浮栅多晶硅颗粒难以去除。
27.具体的，如图1和图2所示，一种55nm以及以下制程中嵌入式闪存的浮栅制造工艺中，浮栅016a在有源区015之后形成，可以与逻辑工艺较好地融合。包括：提供衬底010，衬底010上形成有氧化层011；先刻蚀衬底010形成沟槽013，相邻沟槽013之间的衬底区域定义出有源区015；在沟槽013中采用进阶逻辑制程工艺中的harp工艺形成隔离层014，harp工艺形成的隔离层014能很好的填充沟槽013。之后，形成覆盖隔离层014和衬底010的浮栅材料层016，通过cmp(化学机械研磨)工艺减薄浮栅材料层016形成最终的浮栅016a；浮栅016a的厚度由cmp工艺决定，且浮栅材料层016和隔离层014材质不同，导致cmp工艺受负载效应的影响较大，cmp工艺形成的浮栅016a厚度均匀性较差。而且，闪存的存储区i和外围区ii有较大台阶差，外围区ii被氮化硅层012覆盖，化学机械研磨浮栅后，台阶下研磨的浮栅多晶硅颗粒难以去除。
28.基于上述研究，本发明提供一种闪存浮栅的制作方法。以下结合附图和具体实施
例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
29.为了便于描述，本技术一些实施例可以使用诸如“在
…
上方”、“在
…
之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
30.本发明实施例提供了一种闪存浮栅的制作方法，如图3所示，包括：
31.步骤s1、提供一具有存储区和外围区的衬底，所述衬底中形成有浅沟槽隔离和有源区，所述浅沟槽隔离包括高出所述衬底的隔离凸起部；所述外围区形成有氮化硅层；
32.步骤s2、形成浮栅层，所述浮栅层覆盖位于所述存储区的衬底和所述隔离凸起部，以及位于所述外围区的所述氮化硅层；
33.步骤s3、采用化学机械研磨工艺减薄所述浮栅层，减薄后的所述浮栅层的顶面不低于所述氮化硅层的顶面；
34.步骤s4、刻蚀减薄后的所述浮栅层形成浮栅，且暴露出所述氮化硅层，所述存储区刻蚀剩余的浮栅层作为浮栅。
35.下面结合图4至图7详细介绍本发明实施例的闪存浮栅的制作方法的各步骤。
36.步骤s1、如图4所示，提供一具有存储区i和外围区ii的衬底110；在存储区i和外围区ii内，刻蚀部分厚度的衬底110形成沟槽113并定义出有源区115，有源区115位于沟槽113两侧的衬底110中。也可理解为在任意两个沟槽113之间的衬底110部分为有源区115。也就是说，该步骤在刻蚀形成沟槽113的同时，形成了有源区115。本发明在形成沟槽113和有源区115的衬底上，分为存储区i和外围区ii，如图4中在虚线的左边区域为闪存单元的存储区i，虚线的右边为外围区ii。
37.具体的，本实施例中衬底110可以是以下所提到的材料中的至少一种：si、sic、sige、sigec、geas、inas、inp，以及其它
ⅲ‑ⅴ
或
ⅱ‑ⅵ
族化合物半导体。在此仅是描述了可以形成衬底的几个示例，本领域的技术人员可以根据衬底上形成的半导体器件选择衬底的类型，衬底的类型不构成对本发明的保护范围的限制。在衬底110上形成氧化层111和氮化硅层；氮化硅层包括位于存储区i的氮化硅层(未示出)和位于外围区ii的氮化硅层112。对氧化层111和氮化硅层进行刻蚀，形成沟槽113，定义出出有源区115，有源区115位于沟槽113两侧的衬底110中。在垂直于衬底110的截面上，沟槽113的截面形状为倒梯形或矩形。示例性的，沟槽113的数量为多个，多个沟槽113间隔设置。对氧化层111和氮化硅层的刻蚀可采用基于氟的反应离子刻蚀，反应气体包括氟基气体。
38.形成隔离层114，可采用harp(high aspect ratio process，高纵横比工艺)工艺形成隔离层114，隔离层114填充沟槽113且包括高出衬底110的隔离凸起部114a。隔离层114的材质例如为氧化硅。填充沟槽113采用harp工艺，可与进阶逻辑制程工艺中的harp工艺相兼容。harp工艺属于亚常压化学汽相沉积，是一种热反应过程，它可以实现保形生长，所以
具有很强的填充能力。harp工艺大规模应用于浅沟槽隔离(silicon trench isolation，sti)的沟槽填充工艺中。harp工艺能满足技术节点沟槽填充的需求。沟槽113中的隔离层114通过harp工艺形成，从而避免了sti中的缝隙或者孔洞，提高了sti中harp工艺填孔能力。
39.在harp工艺中利用si(ch5o)(teos)和臭氧(o3)作为前驱物，调节o3/teos的比率，以保证填缝能力。在harp工艺中是通过热过程进行化学气相沉积，而不是等离子增强型化学气相沉积(pecvd)，因此不存在因等离子体轰击所导致的对衬底110上的半导体结构和/或衬底的损坏。
40.接着，可对隔离层114进行退火与致密化处理。采用harp工艺沉积得到的隔离层114，因采用teos作为反应物，而且反应不完全而留存很多活性键结构等，当材料暴露在开放环境中时，非常容易造成材料性质的改变，比如应力会随着时间的增加因为吸收水汽而降低很多。另外，通过harp工艺形成的隔离层114通常比较疏松、柔软，在通过化学机械研磨(cmp)工艺进行平坦化时容易产生凹陷缺陷，这种凹陷将给后续制程提供不平坦的界面。采用对隔离层114进行退火与致密化处理来消除这些不稳定因素，以使其性质稳定。
41.对隔离层114进行退火与致密化处理，该处理可以在多种系统中进行。例如在垂直或水平熔炉中，或者在快速热处理(rtp)系统中进行。该退火设置在900～1200℃的温度范围内，进行10～300分钟的时间段，并且在纯o2环境下进行。还可以使用与氮气，氢气，氧气或其他气体结合的蒸汽环境。时间将根据隔离层114的厚度而变化，并且优选在100～200分钟的范围内。退火与致密化处理可在一个工艺过程中完成，退火高温和o2环境下使隔离层114致密化，使隔离层114具有较高的密度和硬度，以避免在平坦化隔离层114时产生凹陷缺陷。退火高温去除了水汽。对隔离层114进行退火与致密化处理后，进行cmp工艺使得存储区i内隔离层114和氮化硅层齐平。
42.接着，去除存储区i的氮化硅层，形成沟槽113上方高于衬底110的隔离凸起部114a。外围区的氮化硅层112覆盖隔离凸起部114a和氧化层111。
43.如图5所示，形成浮栅层116，在存储区i浮栅层116覆盖衬底110和隔离凸起部114a的上表面和侧面，浮栅层116还覆盖位于外围区ii的衬底。具体的，存储区i浮栅层116覆盖衬底110上的氧化层111，在外围区ii浮栅层116覆盖衬底110上方的氮化硅层112。浮栅层116的材质例如包括多晶硅，本实施例中的浮栅层多晶硅中不掺杂。在炉管中采用低压化学气相淀积工艺在衬底上生长多晶硅，形成浮栅层116。所述炉管工艺参数具体包括：炉管内通入硅烷气体，炉管内温度为600℃～680℃，炉管内压力为180mtorr～230mtorr，炉管为石英管。炉管工艺形成浮栅层116均匀性较好。
44.如图6所示，采用化学机械研磨(cmp)工艺减薄存储区i和外围区ii的浮栅层116，cmp后剩余的浮栅层116的顶面不低于外围区ii的氮化硅层112的顶面。
45.如图7所示，刻蚀减薄后的浮栅层116，具体的，刻蚀去除外围区ii氮化硅层112上方的减薄后的浮栅层116至暴露出氮化硅层112，刻蚀存储区i的减薄后的浮栅层116，刻蚀减薄后的所述浮栅层116，可利用终点监控系统，检测刻蚀区域的刻蚀终点，并实施刻蚀终点控制。具体的，可采用光学发光干涉仪侦测刻蚀工艺中剩余的浮栅层116厚度，通过侦测刻蚀剩余的浮栅层116厚度进行刻蚀终点的控制，所用光源波长一般为200nm至400nm。采用光学发光干涉仪进行刻蚀过程的终点侦测，有效的控制剩余的浮栅层116厚度范围在200埃
至500埃。示例性的，存储区i刻蚀剩余的浮栅层116顶面低于隔离凸起部114a的顶面，存储区i刻蚀剩余的浮栅层116作为最终的浮栅。具体可采用干法刻蚀减薄后的浮栅层116，干法等离子体工艺的工艺气体采用流量为100sccm～150sccm的溴化氢气体，流量为2sccm～6sccm的氧气，以及流量为30sccm～50sccm的氯气，等离子工艺能量源提供的功率为200w～300w，偏压为50v～100v，刻蚀时长为10s～15s。
46.综上所述，本发明提供一种闪存浮栅的制作方法，包括：提供一具有存储区和外围区的衬底，衬底中形成有浅沟槽隔离和有源区，浅沟槽隔离包括高出衬底的隔离凸起部；外围区形成有氮化硅层；形成浮栅层，浮栅层覆盖位于存储区的衬底和隔离凸起部，以及位于外围区的氮化硅层；采用化学机械研磨工艺减薄浮栅层，减薄后的浮栅层的顶面不低于氮化硅层的顶面；刻蚀减薄后的浮栅层形成浮栅，且暴露出氮化硅层，存储区刻蚀剩余的浮栅层作为浮栅。本发明形成浮栅层后，先采cmp工艺减薄部分厚度的浮栅层，然后通过刻蚀定义浮栅厚度。该方法cmp工艺减薄的厚度降低且研磨对象为材质相同的浮栅层，因此受负载效应影响较小，可以较好控制减薄后的浮栅层的厚度均匀性，同时刻蚀减薄后的浮栅层可以通过刻蚀终点控制，可以有效提高浮栅厚度均匀性，同时可以消除由于台阶差导致的浮栅多晶硅颗粒，方法简单，成本较低。而且实现了浮栅层在有源区后形成，保证了与逻辑工艺较好地兼容。
47.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
48.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

技术特征：
1.一种闪存浮栅的制作方法，其特征在于，包括：提供一具有存储区和外围区的衬底，所述衬底中形成有浅沟槽隔离和有源区，所述浅沟槽隔离包括高出所述衬底的隔离凸起部；所述外围区形成有氮化硅层；形成浮栅层，所述浮栅层覆盖位于所述存储区的衬底和所述隔离凸起部，以及位于所述外围区的所述氮化硅层；采用化学机械研磨工艺减薄所述浮栅层，减薄后的所述浮栅层的顶面不低于所述氮化硅层的顶面；刻蚀减薄后的所述浮栅层形成浮栅，且暴露出所述氮化硅层，所述存储区刻蚀剩余的浮栅层作为浮栅。2.如权利要求1所述的闪存浮栅的制作方法，其特征在于，刻蚀减薄后的所述浮栅层通过刻蚀终点控制以决定所述浮栅的厚度。3.如权利要求2所述的闪存浮栅的制作方法，其特征在于，采用光学发光干涉仪侦测刻蚀剩余的所述浮栅层厚度进行刻蚀终点的控制，所用光源波长为200nm至400nm。4.如权利要求1所述的闪存浮栅的制作方法，其特征在于，所述浮栅的厚度范围在200埃至500埃。5.如权利要求1所述的闪存浮栅的制作方法，其特征在于，刻蚀减薄后的所述浮栅层形成所述浮栅采用干法刻蚀，具体参数包括：采用流量为100sccm～150sccm的溴化氢气体，流量为2sccm～6sccm的氧气，以及流量为30sccm～50sccm的氯气，功率为200w～300w，偏压为50v～100v，刻蚀时长为10s～15s。6.如权利要求1所述的闪存浮栅的制作方法，其特征在于，所述浮栅的顶面小于所述隔离凸起部的顶面。7.如权利要求1所述的闪存浮栅的制作方法，其特征在于，采用炉管工艺形成所述浮栅层，在炉管中采用低压化学气相淀积工艺形成所述浮栅层。8.如权利要求7所述的闪存浮栅的制作方法，其特征在于，所述炉管工艺参数具体包括：所述炉管内通入硅烷气体，所述炉管内温度为600℃～680℃，所述炉管内压力为180mtorr～230mtorr。9.如权利要求1所述的闪存浮栅的制作方法，其特征在于，所述浅沟槽隔离包括位于所述衬底中的沟槽和填充所述沟槽的隔离层，所述隔离层采用harp工艺形成。10.如权利要求9所述的闪存浮栅的制作方法，其特征在于，形成所述隔离层后还包括：对所述隔离层进行退火与致密化处理。

技术总结
本发明提供一种闪存浮栅的制作方法，包括：提供一具有存储区和外围区的衬底，衬底中形成有浅沟槽隔离和有源区；形成浮栅层；采用化学机械研磨工艺减薄浮栅层；刻蚀减薄后的浮栅层形成浮栅，存储区刻蚀剩余的浮栅层作为浮栅。本发明形成浮栅层后，先采CMP工艺减薄部分厚度的浮栅层，然后通过刻蚀定义浮栅厚度。本发明CMP工艺需要减薄的厚度降低且研磨对象为材质相同的浮栅层，因此受负载效应影响较小，较好控制减薄后的浮栅层的厚度均匀性，刻蚀减薄后的浮栅层通过刻蚀终点控制，有效提高浮栅厚度均匀性，可以消除由于台阶差导致的浮栅多晶硅颗粒，方法简单，成本较低。实现了浮栅层在有源区后形成，保证了与逻辑工艺较好地兼容。保证了与逻辑工艺较好地兼容。保证了与逻辑工艺较好地兼容。


技术研发人员：高毅 马开阳 左睿昊 周婧涵
受保护的技术使用者：华虹半导体（无锡）有限公司
技术研发日：2023.05.31
技术公布日：2023/7/18