高数据流传输接口结构的制作方法

1.本发明涉及数据传输技术领域，具体地说，是高数据流传输接口结构。


背景技术：

2.现有技术在利用lvds(low voltag differencial signaling低压差分信号传输)接口(端口)进行数据间的传输时，而要把大规模的二进制数从芯片a(发送芯片)传输到芯片b(接收芯片)，是通过lvds接口一位一位(一个比特一个比特)地传输，通过开关k1与开关k2之间的相位关系，实现发送数据线与返回数据线的角色互换，而开关k1与开关k2之间的相位关系可以是反相关系，也可以是不交叠时钟关系，或者部分交叠时钟关系。如图1所示的现有lvds接口技术进行大规模的二进制数传输的典型电路，设置有作为发送端的芯片a和作为接收端的芯片b，在芯片a上设置有vdd、开关模组(两位开关k1、两位开关k2)、恒流源i，在芯片b上设置有采样器(电阻r)、一位量化器、数据编码器、数据还原器，芯片a和芯片b之间通过传输线(传输线1、传输线2)进行数据传输，该电路作为传统的传输方式，通常要传输数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn这n个二进制数据给接收芯片(芯片b)或者电路，传统的方式就是通过lvds接口先传输数据s1，再传输数据s2，再传输数据s3，再传输数据s4直到传输数据sn，那么总共需要n次传输才能传完。如果要一次全部传输完成数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn这n个二进制数据，则需要n个并行的lvds接口，这n个二进制数需同时分别发送给n个并行的lvds接口，这样可以同时一次传输完成数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn这n个二进制数据。另外，传统的lvds接口，对应两根数据线，一个发送数据线(即发送端)，一个返回数据线(即接收端)。如果是n个lvds接口，就需要n*2根数据线。n比较大的话，就需要大量的传输数据线制作在两个芯片之间的pcb背板上，就会占用大量的pcb电路板面积，或者是浪费大量的其他类型传输线，部分应用中是没有这样的面积或者传输线空间，只能把所有的并行数据串联成一个序列逐位传输，这样传输速度就会降低很多。
3.另外，作为接收端的芯片b在接收数据的同时，也需要将数据中包含的时钟正确地恢复出来，才能确保恢复出来的数据是正确的，通常每一个传统的lvds接口(对应两根数据线)，都需要同时恢复数据和时钟。这样如果n个lvds接口，需要n*2根数据线外，在接收芯片端也需要n个时钟恢复电路模块，占用的芯片面积就会大很多(n倍)，这么多的时钟恢复电路模块比较浪费。


技术实现要素：

4.本发明的目的在于设计高数据流传输接口结构，能够将每次数据(比如二进制数据)单个比特(一个比特一个比特)的传输改变为多个比特同时传输，利用数字信号控制相应权重的恒流源的通断，实现发送侧(包括但不限于发送芯片、发送电路模块等等)的数据发送，结合接收侧(包括但不限于接收芯片、接收电路模块等等)的多位量化电路及现有电路结构将发送侧的发送信号还原为原始所传输的数据，有效提高传输效率。
5.本发明通过下述技术方案实现：高数据流传输接口结构，包括设置在发送芯片或发送电路模块侧的发送端和设置在接收芯片或接收电路模块侧的接收端，在接收端上设置有采样器，数据编码器及数据还原器，所述发送端设置有电流值带权重的恒流源电路组及开关模组，所述电流值带权重的恒流源电路组配合开关模组将待传输的多位数据(数据可以为二进制、八进制或十进制或其他进制等不同需要的进制数)以模拟电流信号的方式传输给接收端，其中，待传输的多位数据控制所述电流值带权重的恒流源电路组的通断，从而控制传输电流的大小；在所述接收端，采样器与数据编码器之间还设置有多位量化电路或模数转换器；所述采样器为电阻或二极管或三极管或场效应管mosfet或采样电路等。
6.进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述电流值带权重的恒流源电路组包括多个恒流源及多个逻辑控制开关，其中单个恒流源与单个逻辑控制开关串联形成逻辑控制恒流源电路，多个逻辑控制恒流源电路再相互并联，而后形成两个公共连接点，分别定义为第一公共连接点和第二公共连接点，其中，待传输的多位数据控制多个逻辑控制开关的开和关；所述开关模组包括两位开关k1、两位开关k2，两位开关k1中第一位开关的第一端连接两位开关k2中第一位开关的第一端且与第二公共连接点相连接，两位开关k1中第一位开关的第二端连接两位开关k2中第二位开关的第一端且与第二传输线的第一端连接；两位开关k2中第二位开关的第二端连接两位开关k1中第二位开关的第二端且接地，两位开关k1中第二位开关的第一端连接两位开关k2中第一位开关的第二端与第一传输线的第一端相连接；采样器的第一端与第一传输线的第二端相连接，且与多位量化电路或模数转换器的第二输入端相连接；采样器的第二端与第二传输线的第二端相连接，且与多位量化电路或模数转换器的第一输入端相连接；优选的，第一公共连接点为：恒流源未与逻辑控制开关相连接的一端所形成的公共连接点；第二公共连接点为：逻辑控制开关未与恒流源相连接的一端所形成的公共连接点。
7.进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述第一公共节点连接电源vdd。
8.进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：根据所述待传输的多位数据是二进制数或三进制数或四进制数或五进制数或六进制数或七进制数或八进制数或九进制数或十进制数或十一进制数或十二进制数或十三进制数或十四进制数或十五进制数或十六进制数等，来确定所述电流值带权重的恒流源电路组中单个恒流源的权重为二进制权重或三进制权重或四进制权重或五进制权重或六进制权重或七进制权重或八进制权重或九进制权重或十进制权重或十一进制权重或十二进制权重或十三进制权重或十四进制权重或十五进制权重或十六进制权重等，在实际设计时，根据需要传输的数据的位数决定逻辑控制恒流源电路的个数。
9.所述电流值带权重的恒流源电路组中每一个逻辑控制恒流源电路电流大小的权重是可以自主设定的，其中可以设有相同的权重，也可以设为全部完全不相同，还可以按一定的规律设置，比如权重可以设置为二进制数那样由低位到高位的分布规律20、21～2n(2的零次方、2的1次方直至2的n次方)，n为自然数，在实际设计时，根据每次需要传输的二进制数据的位数决定逻辑控制恒流源电路的个数，逻辑控制恒流源电路的具体个数为n+1，也就是说，如果设置每次传输4位(即n为3)二进制数据，则所述逻辑控制恒流源电路的个数是4，而每个逻辑控制恒流源电路的电流分别为20i、21i、22i、23i；再比如权重可以设置为十进制
数那样由低位到高位的分布规律100、101～10n(10的零次方、10的1次方直至10的n次方)，n为自然数，且每一位十进制数又对应着10种电流不一样的逻辑控制恒流源电路，以区分每一位十进制数中0、1、2、3、4、5、6、7、8、9这10组数对应的电流的恒流源组，在实际设计时，根据每次需要传输的十进制数据的位数(个位、十位、百位、千位、万位、
…
等等)决定恒流源组的设计组数n，另外每组十进制数据还需要包含0、1、2、3、4、5、6、7、8、9这10个数对应的电流的逻辑控制恒流源电路，也就是说，如果设置每次传输2位十进制数据，则所述恒流源组的个数是2(n＝1)，而第一组每个逻辑控制恒流源电路的电流分别为0*100i(该数值恒流源由于没有电流，在电路中不存在，它对应于该组其它9个逻辑控制恒流源电路处于断路状态)、1*100i、2*100i、3*100i、4*100i、5*100i、6*100i、7*100i、8*100i、9*100i，第二组每个逻辑控制恒流源电路的电流分别为0*101i(该数值恒流源由于没有电流，在电路中不存在，它对应于该组其它9个逻辑控制恒流源电路处于断路状态)、1*101i、2*101i、3*101i、4*101i、5*101i、6*101i、7*101i、8*101i、9*101i；再比如权重可以不按任何进制数设置，而是自主定义的任何权重。
10.进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述多位量化电路包括至少一个多位量化器及多个相互串联的电阻构成的分压输入电路，每一个多位量化器设置有与逻辑控制恒流源电路相同个数的一位量化器，所有一位量化器的第二输入端共接且连接采样器的第一端，所有一位量化器的第一输入端分别连接分压输入电路；优选的所述多位量化器设置有两个，且第一个多位量化器的最后一个电阻和第二位多位量化器的第一个电阻共接的端连接采样器的第二端。
11.所述模数转换器包含但不限于全并行模数转换器flash adc、sar adc、pipeline adc、two-step adc、sigma-delta adc、folded-interpolate adc、time-interleave adc、电压型模数转换器、电流型模数转换器、或者上述模数转换器的任何组合等等，或者任何电路结构的比较器(比如包含但不限于模拟比较器、时钟控制比较器、latch结构比较器、电压比较器、电流比较器等等)，或者是它们的任何组合。
12.进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述分压输入电路的两端分别连接电源vref+和电源vref-。
13.进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述一位量化器的第一输入端为同相输入端，一位量化器的第二输入端为反相输入端。
14.本发明与现有技术相比，具有以下优点及有益效果：
15.本发明能够将每次二进制单个比特(一个比特一个比特)的传输改变为多个比特同时传输，利用数字信号控制相应二进制权重的恒流源的通断，实现发送侧(发送芯片或发送电路模块)的数据(数字信号控制相应二进制权重的恒流源的电流传送给接收侧)发送，结合接收侧(接收芯片或接收电路模块)的多位量化电路及现有电路结构将发送侧的发送信号(发送侧数字信号控制相应二进制权重的恒流源的电流传送到接收侧)还原为原始所传输的二进制数据，有效提高传输效率。
16.本发明只需要一次就能够把多位数据(数据s1到数据sn)传输到接收芯片或接收电路模块侧，从而实现了原始传输需要n次才能把数据s1到数据sn传输过去，而现在只需一次就能把数据s1到数据sn传输过去的高容量传输接口结构(高数据流传输接口结构)，传输
时间为传统传输方式的1/n，从而极大地节省了传输时间，提高了传输效率，在大容量、大数据量传输过程当中，这个具有非凡的意义。
17.本发明只需要一次就能够把多个类似lvds接口的多位数据(数据s1到数据sn)传输到接收芯片或接收电路模块侧，从而实现了原始传输需要n个类似lvds接口才能把数据s1到数据sn传输过去，而现在只需一个类似lvds接口就能把数据s1到数据sn传输过去的高容量传输接口结构(高数据流传输接口结构)，将n个类似lvds接口通过分时复用合并成一个类似lvds接口，在传输速度不变的情况下，极大地节省了接口上的硬件消耗，提高了传输效率，在大容量、大数据量传输过程当中，这个具有非凡的意义。
18.本发明高数据流传输接口结构在传输数据的同时，也传输了时钟，该发明使传统lvds的多位数据(数据s1到数据sn)同时传输(需要n个lvds接口)需要的多个时钟(如果每个数据都需要一个时钟)归结为一个时钟，实现了多位数据(数据s1到数据sn)和一个时钟之间的传输边沿自动对齐，简化了接收端芯片或接收电路模块的进一步处理，节省了大量芯片面积或系统电路模块资源。
19.本发明传输的电流是根据数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn代表的二进制数来进行二进制权重累加的结果，因此每次传输电流大小根据数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn代表的二进制数的权重变化而变化，不再是传统的lvds接口那样每次传输的电流值是固定的。
20.本发明将发送端设计为一个电流舵型(current steering)数模转换器(电流值带权重的恒流源电路组)，将输入的数字量按每一位的权重转换成对应数字大小的电流值，而后合在一起通过lvds接口发送和接收，通过在传输线远端(接收端)串联的电阻两端电压的采样，传输给接收端芯片或接收电路模块的多位量化器(或模数转换器)中，再进行模数转换，并通过时钟恢复电路将时钟恢复出来，再将发送端发送的数字数据恢复出来。
21.本发明将发送端设计为一个电流舵型(current steering)数模转换器(电流值带权重的恒流源电路组)，将输入的数字量按每一位的权重转换成对应数字大小的电流值，而后合在一起通过lvds接口发送和接收，通过在传输线远端(接收端)串联的mosfet源漏两端电流的采样(或者镜像)，传输给接收端芯片或接收电路模块的多位量化器(或电流比较器、或模数转换器)中，再进行模数转换，并通过时钟恢复电路将时钟恢复出来，再将发送端发送的数字数据恢复出来。
22.本技术的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术实施例而了解。本技术的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
附图说明
23.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本技术的主旨。
24.图1为现有lvds接口技术进行大规模的二进制数传输的典型电路
25.图2为本发明的一种实现电路原理图(二进制数据)。
26.图3为图2中a(电流值带权重的恒流源电路组)的局部放大图。
27.图4为本发明的一种实现电路原理图(十进制数据)。
28.图5为图4中电流值带权重的恒流源电路组的电路图。
29.图6为基于实施例10所述的本发明一种实现电路原理图。
具体实施方式
30.下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
31.为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。
32.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本技术的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。再者，本技术中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。
33.在本发明的描述中，需要理解的是，术语等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
34.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，“多位”的含义是两位或两位以上，除非另有明确具体的限定。
35.在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
36.需要说明的是，在一些实施例中，所述的电路中的mos管或mosfet可以利用实现类型功能的其他晶体管来替代，例如，mos管可以用双极型晶体管、碳化硅(sic)晶体管、氮化镓(gan)晶体管、立方晶系磷化铟(inp)晶体管、砷化镓(gaas)晶体管、场效应晶体管(fieldeffect transistor，fet)、结型场效应晶体管(junction field-effect transistor，jfet)、异质结双极晶体管(heterojunction bipolar transistor，hbt)或绝缘闸双极晶体管(insulated gate bipolar transistor，igbt)来替代。因此不能将上述示
例的mos管结构，理解成是对本技术的限制。
37.电子设备可以是包含半导体器件的电路或装置的设备，如手机、电脑、电视、通信、通讯等设备。本技术实施例所提供的电子设备，其实现原理及产生的技术效果和下述高数据流传输接口结构电路实施例相同，为简要描述，电子设备实施例部分未提及之处，可参考高数据流传输接口结构电路实施例中相应内容。
38.再者，在本技术各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
39.可以替换的，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。
40.在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、原理、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、原理、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的过程、原理、物品或者设备中还存在另外的相同要素。
41.实施例1：
42.高数据流传输接口结构，能够将每次数据(比如二进制数据)单个比特(一个比特一个比特)的传输改变为多个比特同时传输，利用数字信号控制相应权重的恒流源的通断，实现发送侧(包括但不限于发送芯片、发送电路模块等等)的数据发送，结合接收侧(包括但不限于接收芯片、接收电路模块等等)的多位量化电路及现有电路结构将发送侧的发送信号还原为原始所传输的数据，有效提高传输效率，包括设置在发送芯片或发送电路模块侧的发送端和设置在接收芯片或接收电路模块侧的接收端，在接收端上设置有采样器，数据编码器及数据还原器，所述发送端设置有电流值带权重的恒流源电路组及开关模组，所述电流值带权重的恒流源电路组配合开关模组将待传输的多位数据(数据可以为二进制、八进制、十进制或其他进制等不同需要的进制数)以模拟电流信号的方式传输给接收端，其中，待传输的多位数据控制所述电流值带权重的恒流源电路组的通断，从而控制传输电流的大小；在所述接收端，采样器与数据编码器之间还设置有多位量化电路或模数转换器；所述采样器为阻抗、电阻、电容、电感、二极管、三极管、场效应管mosfet、或采样电路等。
43.作为优选的设计方案，该高数据流传输接口结构是在现有的传输接口结构上进行创新改进，其中在发送芯片(或发送电路模块)侧的发送端处，将原来的开关模组保留，将原来固定电流的恒流源设计为电流舵型(current steering)数模转换器(由多个逻辑控制恒流源电路所构成的电流值带权重的恒流源电路组)，在接收芯片(或接收电路模块)侧的接收端处，将原来的一位量化器设计为多位量化电路(多位量化电路连接在采样器和数据编码器之间)或模数转换器；其中，电流舵型(current steering)数模转换器根据权重，能够一次实现将待传输的多位数据(数据可以为二进制、八进制、十进制或其他进制等不同需要的进制数)以模拟信号的方式传输给接收端，其中，待传输的多位数据控制所述电流值带权
重的恒流源电路组的通断，从而控制传输电流的大小；所述开关模组，在进行数据传输时，通过两个两位开关中各位开关之间的相位关系，实现发送数据线与返回数据线的角色互换，实现数据“0”或“1”的传输，而两位开关中各位开关之间的相位关系可以是反相关系，也可以是不交叠时钟关系；工作时，在接收芯片(或接收电路模块)侧的接收端通过多位量化电路(或模数转换器)和采样器的配合，来把接收到的近似模拟的信号转换成对应的数字信号，这样若干同时发送的数据将被接收芯片(接收端)利用多位量化电路或模数转换器将它们分辨出来，然后进行数据编码，最后还原成发送芯片(发送端)发送的原始数据。
44.实施例2：
45.本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述电流值带权重的恒流源电路组包括多个恒流源及多个逻辑控制开关，其中单个恒流源与单个逻辑控制开关串联形成逻辑控制恒流源电路，多个所述逻辑控制恒流源电路再相互并联，并连后形成两个公共连接点，分别定义为第一公共连接点和第二公共连接点，其中，待传输的多位数据控制多个逻辑控制开关的开和关；所述开关模组包括两位开关k1、两位开关k2，两位开关k1中第一位开关的第一端连接两位开关k2中第一位开关的第一端且与第二公共连接点相连接，两位开关k1中第一位开关的第二端连接两位开关k2中第二位开关的第一端且与第二传输线(传输线2)的第一端连接；两位开关k2中第二位开关的第二端连接两位开关k1中第二位开关的第二端且接地，两位开关k1中第二位开关的第一端连接两位开关k2中第一位开关的第二端与第一传输线(传输线1)的第一端相连接；采样器的第一端与第一传输线(传输线1)的第二端相连接，且与多位量化电路或模数转换器的第二输入端相连接；采样器的第二端与第二传输线(传输线2)的第二端相连接，且与多位量化电路或模数转换器的第一输入端相连接；优选的，第一公共连接点为：恒流源未与逻辑控制开关相连接的一端所形成的公共连接点；第二公共连接点为：逻辑控制开关未与恒流源相连接的一端所形成的公共连接点。
46.工作时，当传输二进制数据(不限于仅传输二进制数据，亦可根据需要传输相应的进制数数据)时，根据待传输二进制数据编码逻辑(根据不同的数据形成相应的编码逻辑)，通过待传输的多位数据控制逻辑控制开关将相应的恒流源导通，从而该组待传输的二进制数据由数字信号处理为模拟信号，而后通过两位开关k1和两位开关k2的不同导通组合，形成与接收端之间的传输通路和返回通路，达到将多位待传输的二进制数据以模拟信号的方式传输至接收端处。
47.实施例3：
48.本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述第一公共连接点连接电源vdd，在设计时，单个恒流源与单个逻辑控制开关串联形成逻辑控制恒流源电路，多个逻辑控制恒流源电路再相互并联，而后形成两个公共连接点，其中第一公共连接点连接电源vdd。
49.实施例4：
50.本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述
设置结构：根据所述待传输的多位数据是二进制数或三进制数或四进制数或五进制数或六进制数或七进制数或八进制数或九进制数或十进制数或十一进制数或十二进制数或十三进制数或十四进制数或十五进制数或十六进制数等，来确定所述电流值带权重的恒流源电路组中单个恒流源的权重为二进制权重或三进制权重或四进制权重或五进制权重或六进制权重或七进制权重或八进制权重或九进制权重或十进制权重或十一进制权重或十二进制权重或十三进制权重或十四进制权重或十五进制权重或十六进制权重等，在实际设计时，根据需要传输的数据的位数决定逻辑控制恒流源电路的个数。
51.所述电流值带权重的恒流源电路组中每一个逻辑控制恒流源电路电流大小的权重是可以自主设定的，其中可以设有相同的权重，也可以设为全部完全不相同，还可以按一定的规律设置，比如权重可以设置为二进制数那样由低位到高位的分布规律20、21～2n(2的零次方、2的1次方直至2的n次方)，n为自然数，在实际设计时，根据每次需要传输的二进制数据的位数决定逻辑控制恒流源电路的个数，逻辑控制恒流源电路的具体个数为n+1，也就是说，如果设置每次传输4位(即n为3)二进制数据，则所述逻辑控制恒流源电路的个数是4，而每个逻辑控制恒流源电路的电流分别为20i、21i、22i、23i；再比如权重可以设置为十进制数那样由低位到高位的分布规律100、101～10n(10的零次方、10的1次方直至10的n次方)，n为自然数，且每一位十进制数又对应着10种电流不一样的逻辑控制恒流源电路，以区分每一位十进制数中0、1、2、3、4、5、6、7、8、9这10组数对应的电流的恒流源组，在实际设计时，根据每次需要传输的十进制数据的位数决定恒流源组的设计组数n，另外每组十进制数据还需要包含0、1、2、3、4、5、6、7、8、9这10个数对应的电流的逻辑控制恒流源电路，也就是说，如果设置每次传输2位十进制数据，则所述恒流源组的个数是2(n＝2)，而第一组每个逻辑控制恒流源电路的电流分别为0*100i(该数值恒流源由于没有电流，在电路中不存在，它对应于该组其它9个逻辑控制恒流源电路处于断路状态)、1*100i、2*100i、3*100i、4*100i、5*100i、6*100i、7*100i、8*100i、9*100i，第二组每个逻辑控制恒流源电路的电流分别为0*101i(该数值恒流源由于没有电流，在电路中不存在，它对应于该组其它9个逻辑控制恒流源电路处于断路状态)、1*101i、2*101i、3*101i、4*101i、5*101i、6*101i、7*101i、8*101i、9*101i；共有2组。再比如权重可以不按任何进制数设置，而是自主定义的任何权重。
52.实施例5：
53.本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述多位量化电路包括至少一个多位量化器及多个相互串联的电阻构成的分压输入电路，每一个多位量化器设置有与逻辑控制恒流源电路相同个数的一位量化器，所有一位量化器的第二输入端共接且连接采样器的第一端，所有一位量化器的第一输入端分别连接分压输入电路；优选的所述多位量化器设置有两个，且第一个多位量化器的最后一个电阻和第二位多位量化器的第一个电阻共接的端连接采样器的第二端。
54.作为优选的设计方案，当多位量化电路包括一个多位量化器及多个相互串联的电阻构成的分压输入电路时，每一个多位量化器设置有与逻辑控制恒流源电路相同个数的一位量化器，每一个多位量化器的分压输入电路设计结构为：前一位一位量化器的下拉电阻作为后一位一位量化器的上拉电阻；所有一位量化器的第二输入端共接且连接采样器的第一端，所有一位量化器的第一输入端连接分压输入电路。
55.作为优选的设计方案，多位量化电路包括两个多位量化器及多个相互串联的电阻构成的分压输入电路，每一个多位量化器设置有与逻辑控制恒流源电路相同个数的一位量化器，每一个多位量化器的分压输入电路设计结构为：前一位一位量化器的下拉电阻作为后一位一位量化器的上拉电阻；所有一位量化器的第二输入端共接且连接采样器的第一端，所有一位量化器的第一输入端连接分压输入电路，第一个多位量化器的最后一个电阻和第二位多位量化器的第一个电阻共接的端连接采样器的第二端。
56.所述模数转换器包含但不限于全并行模数转换器flash adc、sar adc、pipeline adc、two-step adc、sigma-delta adc、folded-interpolate adc、time-interleave adc、电压型模数转换器、电流型模数转换器、或者上述模数转换器的任何组合等等，或者任何电路结构的比较器(比如包含但不限于模拟比较器、时钟控制比较器、latch结构比较器、电压比较器、电流比较器等等)，或者是它们的任何组合。
57.实施例6：
58.本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述分压输入电路的两端分别连接电源vref+和电源vref-，其中，电源vref+为正极参考电压，电源vref-为负极参考电压。
59.作为优选的设计方案，当采用一个多位量化器时，电源vref-、第二传输线(传输线2)的第二端及最后一位下拉电阻的非共接端相连接；当代用两个多位量化器时，第二传输线(传输线2)的第二端连接在第一个多位量化器的最后一位下拉电阻与第二位多位量化器的第一位上拉电阻的共接点上。
60.实施例7：
61.本实施例是在上述任一实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步的为更好地实现本发明所述的高数据流传输接口结构，特别采用下述设置结构：所述一位量化器的第一输入端为同相输入端(+)，一位量化器的第二输入端为反相输入端(-)。
62.实施例8：
63.本实施例是在上述任一实施例的基础上进一步优化，结合图2、图3所示，高数据流传输接口结构，在现有的传输接口结构上进行创新改进，其中在发送芯片(或发送电路模块)侧的发送端处，将原来的开关模组保留，将恒流源设计为电流舵型(current steering)数模转换器(由多个逻辑控制恒流源电路所构成的电流值带权重的恒流源电路组)，在接收芯片(或接收电路模块)侧的接收端处，将原来的一位量化器设计为多位量化电路(多位量化电路连接在电阻r和数据编码器之间)。
64.其中，电流舵型(current steering)数模转换器由多个不同权重的恒流源(其中1个单位的恒流源定义为i)和多个逻辑控制开关所构成，具体的根据权重的不同电流值带权重的恒流源电路组由低位到高位分别为20i、21i～2
n i，定义逻辑控制开关由低位到高位分别为开关s1～开关sn，相应的对应的数据由低位到高位依次为数据s1～数据sn，假如传输的为16位二进制数，则n的取值为16；各个位处的恒流源和逻辑控制开关分别相互串联构成多个逻辑控制恒流源电路，多个逻辑控制恒流源电路相互并联，恒流源未与逻辑控制开关相连接的一端形成第一公共连接点，逻辑控制开关未与恒流源相连接的一端形成第二公共
连接点，在实际设计时，根据需要传输的二进制数据的位数决定逻辑控制恒流源电路的个数；逻辑控制开关根据待传输二进制数据编码逻辑，对相应的恒流源的导通和关闭进行控制。
65.开关模组包括两位开关k1(包括开关k1_1和开关k1_2)、两位开关k2(包括开关k2_1和开关k2_2)，开关k1_1的第一端和开关k2_1的第一端共接且与多个恒流源和逻辑控制开关串联后再相互并联后的两个公共连接点的第二公共连接点相连接，开关k1_1的第二端连接开关k2_2的第一端且与第二传输线(传输线2)的第一端相连接，开关k2_2的第二端连接开关k1_2的第二端且接地，开关k1_2的第一端连接开关k2_1的第二端且与第一传输线(传输线1)的第一端相连接；电阻r的第一端与第一传输线(传输线1)的第二端相连接且和多位量化电路的第二输入端相连接，电阻r的第二端与第二传输线(传输线2)的第二端相连接且与多位量化电路的第一输入端相连接；所有恒流源分别与逻辑控制开关串联后再相互并联后的两个公共连接点的第一公共连接点连接电源vdd，所有恒流源分别与逻辑控制开关串联后再相互并联后的两个公共连接点的第二公共连接点连接开关k2_1的第一端和开关k1_1的第一端。
66.多位量化电路包括两个多位量化器(多位量化器a和多位量化器b)及多个相互串联的电阻构成的分压输入电路，其中，多位量化器a设置有1～h位一位量化器(即一位量化器a1～一位量化器ah，多位量化器b设置有1～h位一位量化器(即一位量化器b1～一位量化器bh)，多位量化器a的分压输入电路由电阻r1～电阻r
h+1
串联构成；多位量化器b的分压输入电路由电阻r_1～电阻r_h+1串联构成，且h大于等于(1*20+1*21+
…
+1*2n)，其中，n+1为发送端侧的待传输多位二进制数据的位数；其中，电阻r1和电阻r2构成一位量化器a1的分压输入电路，电阻r2和电阻r3构成一位量化器a2的分压输入电路，以此类推至电阻rh和电阻r
h+1
构成一位量化器ah的分压输入电路；电阻r_1和电阻r_2构成一位量化器b1的分压输入电路，电阻r_2和电阻r_3构成一位量化器b2的分压输入电路，以此类推至电阻r_h和电阻r_h+1构成一位量化器bh的分压输入电路；所有一位量化器的第二输入端(即反相输入端)共接且连接电阻r的第一端，所有一位量化器的第一输入端(即同相输入端)连接分压输入电路，电阻r
h+1
和电阻_1共接的端连接电阻r的第二端。
67.电阻r1的非共接端连接电源vref+，电阻r_h+1的非共接端连接电源vref-。
68.多位量化电路的输出作为数据编码器的输入，数据编码器的输出作为数据还原器的输入。
69.工作时，能够把每次二进制单个比特(一个比特一个比特)的传输改变为多个比特同时传输，也可以把n个需要每次二进制单个比特(一个比特一个比特)传输的多个lvds接口按分时复用的方法合并成一个，通过一个能够多个比特同时传输的接口传输出去。比如说每次把数据s1到数据sn一起传输出去。它的核心思想是：通过数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn去控制一组电流值为按二进制权重分配的恒流源。通过数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn代表的二进制数及权重，去开或者关这组恒流源对应的某个恒流源上的逻辑控制开关(开关s1～开关sn)。比如说s1，如果是二进制数“1”，它打通恒流源电流为20i这个逻辑控制开关(开关s1)，反之如果数据s1是二进制数“0”，则关闭恒流源电流为20i的这个逻辑控制开关(开关s1)；s2如果是二进制数“1”，打通恒流源电流为21i的这个逻辑控制开关(开关s2)，反之则关闭恒流源电流为21i的这个逻辑控制开
关(开关s2)；s3如果是二进制数“1”，打通恒流源电流为22i的这个逻辑控制开关(开关s3)，反之关闭恒流源电流为22i的这个逻辑控制开关(开关s3)；s4、s5直到sn的情况依次类推。这组恒流源通过各自的开关s1、s2、s3、s4、s5直到sn后短接在一起，然后再通过传统的类似lvds接口(开关模组)把电流传输出去。这样传输的电流是根据s1、s2、s3、s4、s5直到sn代表的二进制数来进行二进制权重累加的结果，因此每次传输电流大小根据s1、s2、s3、s4、s5直到sn代表的二进制数的变化而变化，不再是传统的lvds接口那样每次传输的电流值是固定的。
70.而在接收芯片这边采用一个多位量化电路(或模数转换器)。把接收到的lvds电流信号通过一个采样电路(比如电阻r)转换成电压信号，变成一个电压随电流变化的近似模拟的信号(准模拟信号)再进行多比特量化(或可以用业界通用的任何一种模数转换器进行量化，也可以是各种模数转换器的组合进行量化，也可以是多通道模数转换器的分时复用进行量化过程，总之，量化过程可以采用任何方法，不影响整个系统的高数据流量的传输)，把这个准模拟信号转换成数字信号。量化之后进行编码，然后再恢复成原始的待传输的二进制s1、s2到sn的这个数据，因此采用本发明的所述结构只需要一次就能够把s1到sn的数据传输到接收芯片端，从而实现了原始传输需要n次才能把s1到sn传输过去，而现在只需一次就能把s1到sn传输过去的高容量传输接口，传输时间为传统传输方式的1/n，从而极大地节省了传输时间，提高了传输效率。采用本发明的所述结构也可以把n个需要每次二进制单个比特(一个比特一个比特)传输的多个lvds接口按分时复用的方法合并成一个，通过一个能够多个比特同时传输的接口传输出去，从而节省了硬件开销和芯片面积。在大容量、大数据量传输过程当中，这个具有非凡的意义。
71.实施例9：
72.本实施例是在实施例1～7任一实施例的基础上进一步优化，结合图4、图5所示，高数据流传输接口结构，在现有的传输接口结构上进行创新改进，其中在发送芯片(或发送电路模块)侧的发送端处，将原来的开关模组保留，将恒流源设计为电流舵型(current steering)数模转换器(由多个逻辑控制恒流源电路所构成的带权重的恒流源电路)，在接收芯片(或接收电路模块)侧的接收端处，将原来的一位量化器设计为多位量化电路(多位量化电路连接在电阻r和数据编码器之间)。
73.其中，电流舵型(current steering)数模转换器由多个不同权重的恒流源(其中1个单位的恒流源定义为i)和多个逻辑控制开关所构成；各个权重位处的恒流源和逻辑控制开关相互串联构成多个逻辑控制恒流源电路，多个逻辑控制恒流源电路相互并联，恒流源未与逻辑控制开关相连接的一端形成第一公共连接点，逻辑控制开关未与恒流源相连接的一端形成第二公共连接点，根据需要传输的十进制数据的位数决定逻辑控制恒流源电路的组数，而每组又包含代表1～9数字的共9个恒流源(数字0不需要恒流源，将所有的恒流源断开即可)；逻辑控制开关根据待传输十进制数据编码逻辑，对相应的恒流源的导通和关闭进行控制，具体的根据权重可以设置为十进制数那样由低位到高位(共n位)的分布规律100、101～10n(10的零次方、10的1次方、10的n次方)，n为自然数，且每一位十进制数又对应着10种电流不一样的逻辑控制恒流源电路，以区分每一位十进制数中0、1、2、3、4、5、6、7、8、9这10个数对应的电流的恒流源组，在实际设计时，根据每次需要传输的十进制数据的位数决定恒流源组的设计组数n，另外每组十进制数据还需要包含0、1、2、3、4、5、6、7、8、9这10个数
对应的电流的逻辑控制恒流源电路，也就是说，以附图5(传输2位数的十进制数据)为例，如果设置每次传输2位十进制数据，则所述恒流源组的个数是2(n＝2)，而第一组每个逻辑控制恒流源电路的电流分别为0*100i(该数值恒流源由于没有电流，在电路中不存在，它对应于该组其它9个逻辑控制恒流源电路处于断路状态)、1*100i、2*100i、3*100i、4*100i、5*100i、6*100i、7*100i、8*100i、9*100i，第二组每个逻辑控制恒流源电路的电流分别为0*101i(该数值恒流源由于没有电流，在电路中不存在，它对应于该组其它9个逻辑控制恒流源电路处于断路状态)、1*101i、2*101i、3*101i、4*101i、5*101i、6*101i、7*101i、8*101i、9*101i。每一组(假设该组数为n)恒流源具体实现时，可以只需要9个相同电流大小的恒流源，即9个1*10
n-1
i的恒流源，对应于该组的十进制数1～9时，每个数可以分别控制这9个相同的恒流源，比如数字3可以开通3个1*10
n-1
i的恒流源，数字7可以开通7个1*10
n-1
i的恒流源。
74.开关模组包括两位开关k1(包括开关k1_1和开关k1_2)、两位开关k2(包括开关k2_1和开关k2_2)，开关k1_1的第一端和开关k2_1的第一端共接且与多个恒流源和逻辑控制开关串联后再相互并联后的两个公共连接点的第二公共连接点相连接，开关k1_1的第二端连接开关k2_2的第一端且与第二传输线(传输线2)的第一端相连接，开关k2_2的第二端连接开关k1_2的第二端且接地，开关k1_2的第一端连接开关k2_1的第二端且与第一传输线(传输线1)的第一端相连接；电阻r的第一端与第一传输线(传输线1)的第二端相连接且和多位量化电路的第二输入端相连接，电阻r的第二端与第二传输线(传输线2)的第二端相连接且与多位量化电路的第一输入端相连接；所有恒流源分别与逻辑控制开关串联后再相互并联后的两个公共连接点的第一公共连接点连接电源vdd，所有恒流源分别与逻辑控制开关串联后再相互并联后的两个公共连接点的第二公共连接点连接开关k2_1的第一端和开关k1_1的第一端。
75.多位量化电路包括两个多位量化器(多位量化器a和多位量化器b)及多个相互串联的电阻构成的分压输入电路，其中，多位量化器a设置有1～h位一位量化器(即一位量化器a1～一位量化器ah)，多位量化器b设置有1～h位一位量化器(即一位量化器b1～一位量化器bh)，多位量化器a的分压输入电路由电阻r1～电阻r
h+1
串联构成；多位量化器b的分压输入电路由电阻r_1～电阻r_h+1串联构成，如果发送侧设置每次传输2位十进制数据，则所述恒流源组的个数是2(n＝2)，那么h大于等于(9*100i+9*101i)，其中，电阻r1和电阻r2构成一位量化器a1的分压输入电路，电阻r2和电阻r3构成一位量化器a2的分压输入电路，以此类推至电阻rh和电阻r
h+1
构成一位量化器ah的分压输入电路；电阻r_1和电阻r_2构成一位量化器b1的分压输入电路，电阻r_2和电阻r_3构成一位量化器b2的分压输入电路，以此类推至电阻r_h和电阻r_h+1构成一位量化器bn的分压输入电路；所有一位量化器的第二输入端(即反相输入端)共接且连接电阻r的第一端，所有一位量化器的第一输入端(即同相输入端)连接分压输入电路，电阻r
h+1
和电阻_1共接的端连接电阻r的第二端。
76.电阻r1的非共接端连接电源vref+，电阻r_h+1的非共接端连接电源vref-。
77.多位量化电路的输出作为数据编码器的输入，数据编码器的输出作为数据还原器的输入。
78.多位量化电路的输出作为数据编码器的输入，数据编码器的输出作为数据还原器的输入。
79.工作时，能够把每次二进制单个比特(一个比特一个比特)的传输改变为十进制多
个比特同时传输，也可以把n个需要每次二进制单个比特(一个比特一个比特)传输的多个lvds接口按分时复用的方法合并成一个，转换成十进制数，通过一个能够采用十进制数据将多个比特同时传输的接口传输出去，比如说每次把数据s1到数据sn一起传输出去。其核心思想是：通过数据s1、数据s2、数据s3、数据s4、数据s5直到数据sn先排列成二进制数，再编码转换成十进制数数据o1_j、o2_j、o3_j到十进制数数据om_j，其中，m为十进制数的位数值，j为该十进制位处的具体数值，其取值为0～9之间；然后用十进制数据去控制电流值按十进制权重分配的恒流源。通过十进制数数据o1_j、o2_j、o3_j到十进制数数据om_j代表的十进制数及权重，去开或者关代表对应的十进制数所对应的某组恒流源上的逻辑控制开关(开关ds1(包括开关ds1_1～开关ds1_j，j的取值为1～9)～开关dsm(包括开关dsm_1～开关dsm_j，j的取值为1～9)，m为正整数)。比如说十进制数数据om_j，如果m为1，j为1，即om_j＝1，它打通恒流源电流为1*100i这个逻辑控制开关(开关ds1_1)，反之如果j为0，即十进制数数据om_j＝0，则关闭恒流源电流为1*100i的这个逻辑控制开关(开关ds1_1)；假如十进制数数据om_j，如果m为2，j为2，即om_j＝22，它打通恒流源电流为2*100i和2*101i这两个逻辑控制开关(开关ds2_2、开关ds1_2)，反之如果j为0，即十进制数数据om_j＝20，它仅打通恒流源电流为2*101i这个逻辑控制开关(开关ds2_2)，以此类推打开不同的dsm_j开关，从而达到传输不同的om_j数据，以此完成数据s1到数据sn的一起传输的目的。这些恒流源组通过各自的开关ds1、ds2、ds3、ds4、ds5直到dsm后短接在一起，然后再通过传统的类似lvds接口(开关模组)把电流传输出去。这样传输的电流是根据o1_j、o2_j、o3_j到om_j代表的十进制数来进行十进制权重累加的结果，因此每次传输电流大小根据o1_j、o2_j、o3_j到om_j代表的十进制数的变化而变化，不再是传统的lvds接口那样每次传输的电流值是固定的。
80.而在接收芯片这边采用一个多位量化电路(或模数转换器)。把接收到的lvds电流信号通过一个采样电路(比如电阻r)转换成电压信号，变成一个电压随电流变化的近似模拟的信号(准模拟信号)再进行多比特量化(或可以用业界通用的任何一种模数转换器进行量化，也可以是各种模数转换器的组合进行量化，也可以是多通道模数转换器的分时复用进行量化过程，总之，量化过程可以采用任何符合量化的方法，不影响整个系统的高数据流量的传输)，把这个准模拟信号转换成数字信号。量化之后进行编码，然后再恢复成原始的待传输的十进制o1_j、o2_j、o3_j到om_j的这个数据，因此采用本发明的所述结构只需要一次就能够把o1_j到om_j的数据传输到接收芯片端，从而实现了传统的二进制传输需要(o1_j+o2_j*101+o3_j*102+
…
+om_j*10
m-1
)次才能把十进制o1_j、o2_j、o3_j到om_j的这些数据传输过去，而现在只需一次就能从发送端传输到接收端的高容量传输接口，传输时间为传统传输方式的1/(o1_j+o2_j*101+o3_j*102+
…
+om_j*10
m-1
)，从而极大地节省了传输时间，提高了传输效率。采用本发明的所述结构也可以把(o1_j+o2_j*101+o3_j*102+
…
+om_j*10
m-1
)个需要每次二进制单个比特(一个比特一个比特)传输的lvds接口按分时复用的方法合并成一个二进制数，并再转换成十进制数后，通过一个能够多个比特同时传输的接口(本实施例所述传输接口)传输出去，从而节省了硬件开销和芯片面积。在大容量、大数据量传输过程当中，这个具有非凡的意义。
81.实施例10：
82.结合图6所示，高数据流传输接口结构，在现有的传输接口结构上进行创新改进，其中在发送芯片(或发送电路模块)侧的发送端处，设计有电流舵型(current steering)数
模转换器(由多个逻辑控制恒流源电路所构成的电流值带权重的恒流源电路组)及开关模组，在接收芯片(或接收电路模块)侧的接收端处，将原来的一位量化器设计为多位量化电路(多位量化电路连接在电阻r和数据编码器之间)。
83.其中，电流舵型(current steering)数模转换器由多个不同权重的恒流源(其中1个单位的恒流源定义为i)和多个逻辑控制开关所构成，各个位处的恒流源和逻辑控制开关分别相互串联构成多个逻辑控制恒流源电路，多个逻辑控制恒流源电路相互并联，恒流源未与逻辑控制开关相连接的一端形成第一公共连接点，逻辑控制开关未与恒流源相连接的一端形成第二公共连接点(该连接点接地)，在实际设计时，根据需要传输的多位数据的位数决定逻辑控制恒流源电路的个数；逻辑控制开关根据待传输的数据编码逻辑，对相应的恒流源的导通和关闭进行控制。
84.根据所述待传输的多位数据是二进制数或三进制数或四进制数或五进制数或六进制数或七进制数或八进制数或九进制数或十进制数或十一进制数或十二进制数或十三进制数或十四进制数或十五进制数或十六进制数等，来确定所述电流值带权重的恒流源电路组中单个恒流源的权重为二进制权重或三进制权重或四进制权重或五进制权重或六进制权重或七进制权重或八进制权重或九进制权重或十进制权重或十一进制权重或十二进制权重或十三进制权重或十四进制权重或十五进制权重或十六进制权重等，在实际设计时，根据需要传输的数据的位数决定逻辑控制恒流源电路的个数。
85.其中，开关模组包括开关k1、开关k2、电阻ra、电阻rb，开关k1和开关k2采用场效应管，电阻ra的第一端和电阻rb的第一端共接且连接电源vdd，电阻ra的第二端连接开关k1场效应管的漏端drain和第二传输线(传输线2)的第一端，开关k1场效应管的源端source和开关k2场效应管的源端source共接且连接第一公共连接点，开关k2场效应管的漏端drain与电阻rb的第二端及第一传输线(传输线1)的第一端相连接，发送端设置及与两条传输线如何连接与前述实施例相同，在此不再赘述。
86.以上所述，仅是本发明的较佳实施例，并不用于限制本技术的保护范围，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的原理、思想、精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。

技术特征：
1.高数据流传输接口结构，包括设置在发送芯片或发送电路模块侧的发送端和设置在接收芯片或接收电路模块侧的接收端，在接收端上设置有采样器、数据编码器及数据还原器，其特征在于：所述发送端设置有电流值带权重的恒流源电路组及开关模组，所述电流值带权重的恒流源电路组配合开关模组将待传输的多位数据以模拟电流信号的方式传输给接收端，其中，待传输的多位数据控制所述电流值带权重的恒流源电路组的通断，从而控制传输电流的大小；在所述接收端，采样器与数据编码器之间还设置有多位量化电路或模数转换器。2.根据权利要求1所述的高数据流传输接口结构，其特征在于：所述电流值带权重的恒流源电路组包括多个恒流源及多个逻辑控制开关，其中单个恒流源与单个逻辑控制开关串联形成逻辑控制恒流源电路，多个逻辑控制恒流源电路再相互并联，并连后形成两个公共连接点，分别定义为第一公共连接点和第二公共连接点，其中，待传输的多位数据控制多个逻辑控制开关的开和关。3.根据权利要求2所述的高数据流传输接口结构，其特征在于：所述开关模组包括两位开关k1、两位开关k2，两位开关k1中第一位开关的第一端连接两位开关k2中第一位开关的第一端且与第二公共连接点相连接，两位开关k1中第一位开关的第二端连接两位开关k2中第二位开关的第一端且与第二传输线的第一端连接；两位开关k2中第二位开关的第二端连接两位开关k1中第二位开关的第二端且接地，两位开关k1中第二位开关的第一端连接两位开关k2中第一位开关的第二端与第一传输线的第一端相连接；采样器的第一端与第一传输线的第二端相连接，且与多位量化电路或模数转换器的第二输入端相连接；采样器的第二端与第二传输线的第二端相连接，且与多位量化电路或模数转换器的第一输入端相连接。4.根据权利要求2所述的高数据流传输接口结构，其特征在于：所述第一公共连接点连接电源vdd。5.根据权利要求2或3或4所述的高数据流传输接口结构，其特征在于：根据所述待传输的多位数据是二进制数或三进制数或四进制数或五进制数或六进制数或七进制数或八进制数或九进制数或十进制数或十一进制数或十二进制数或十三进制数或十四进制数或十五进制数或十六进制数，来确定所述电流值带权重的恒流源电路组中单个恒流源的权重为二进制权重或三进制权重或四进制权重或五进制权重或六进制权重或七进制权重或八进制权重或九进制权重或十进制权重或十一进制权重或十二进制权重或十三进制权重或十四进制权重或十五进制权重或十六进制权重。6.根据权利要求2或3或4所述的高数据流传输接口结构，其特征在于：所述多位量化电路包括至少一个多位量化器及多个相互串联的电阻构成的分压输入电路，每一个多位量化器设置有与逻辑控制恒流源电路相同个数的一位量化器，所有一位量化器的第二输入端共接且连接采样器的第一端，所有一位量化器的第一输入端分别连接分压输入电路。7.根据权利要求6所述的高数据流传输接口结构，其特征在于：所述多位量化器设置有两个，且第一个多位量化器的最后一个电阻和第二位多位量化器的第一个电阻共接的端连接采样器的第二端。8.根据权利要求6所述的高数据流传输接口结构，其特征在于：所述分压输入电路的两端分别连接电源vref+和电源vref-。9.根据权利要求6所述的高数据流传输接口结构，其特征在于：所述一位量化器的第一
输入端为同相输入端，一位量化器的第二输入端为反相输入端。10.根据权利要求1或2或3或4或7或8或9所述的高数据流传输接口结构，其特征在于：所述采样器为电阻或二极管或三极管或场效应管或采样电路。

技术总结
本发明公开了高数据流传输接口结构，能够将数据每次单个比特的传输改变为多个比特同时传输，利用数字信号控制相应权重的恒流源的通断，实现发送侧的数据发送，结合接收侧的采样电路和多位量化电路及现有电路结构将发送侧的发送信号还原为原始所传输的数据，有效提高传输效率，包括设置在发送芯片或发送电路模块侧的发送端和设置在接收芯片或接收电路模块侧的接收端，在接收端上设置有采样器、数据编码器及数据还原器，所述发送端设置有带权重的恒流源电路及开关模组，所述电流值带权重的恒流源电路组配合开关模组将待传输的多位数据以模拟信号的方式传输给接收端；在所述接收端，采样器与数据编码器之间还设置有多位量化电路或模数转换器。电路或模数转换器。电路或模数转换器。


技术研发人员：曹先国
受保护的技术使用者：四川芯盛芯国科技有限公司
技术研发日：2023.03.14
技术公布日：2023/7/19