单个非易失性器件存储正负权重的突触结构、神经网络电路、存算一体芯片和电子设备

1.本发明涉及基于存算一体结构的人工智能计算专用集成电路，特别是涉及单个非易失性器件存储正负权重的突触结构、神经网络电路、存算一体芯片和电子设备。


背景技术：

2.基于存算一体结构的人工智能计算专用集成电路是人工智能硬件计算领域内的一种重要技术，具有广泛的应用背景。这种存算一体结构的基本单元是模仿神经元的突触结构，主要由非易失性存储器(nvm)列和外围电路构成，基本原理是将神经网络权重映射为nvm中存储的电导，并通过基尔霍夫电压电流定律完成神经形态计算。
3.神经元的权重有正有负，而nvm只能存储正的电导，传统结构采用两个忆阻器代表一个突触权重，配合电流减法器完成负电导的存储，或通过设计差分的输入输出电路，用两个电导值和正负输入信号来存储负电导。这些传统结构存在较大的nvm和外围电路器件资源开销。


技术实现要素：

4.基于此，有必要针对以上问题，提出一种单个非易失性器件存储正负权重的突触结构，能够有效地优化现有结构中存在的器件开销问题。为了实现这一目的，本发明采用如下技术方案：
5.第一方面，提供一种单个非易失性器件存储正负权重的突触结构，包括：第一非易失性存储器(nvm)列、第二nvm列、电流电压转换器(ivc)、激活函数(act)电路、共模信号计算电路和共模信号抽取电路；该第一nvm列和第二nvm列的输入端与输入信号组直接连接，该第一nvm列的输出端与ivc的输入端连接，ivc的输出端与act输入端连接，该第二nvm列的输出端与共模信号计算电路输入端连接，共模信号计算电路的输出端分别与共模信号抽取电路的输入端连接，共模信号抽取电路的输出端与第一nvm列输出端连接。
6.可选地，该第一nvm列和第二nvm列中的nvm为忆阻器且数目都为m，且第i个nvm输入端接输入信号组的第i个输入信号vini，i＝1，2，
…
，m；该第一nvm列的所有nvm的输出端与第一nvm列输出端连接，其中第一nvm列中第i个nvm的存储值为共模电导值(g)和差模电导值(gi，i＝1，2，
…
，m)之和；该第二nvm列的所有nvm的输出端与第二nvm列输出端连接，第二nvm列中的nvm的存储值均为g。
7.可选地，该ivc由运算放大器和反馈电阻组成，该反馈电阻跨接在运算放大器的输出端和反相输入端之间，该运算放大器的同相输入端接标准电位v
ref
，该运算放大器的反相输入端连接如上述第一nvm列的输出端；该输入信号组与该ivc的输出电压满足以下关系：v
out-v
ref
＝-rf*(vin1*g1+vin2*g2+
…
+vinm*gm)，其中v
out
为ivc输出电压，v
ref
为标准电位，rf为反馈电阻阻值，vini为输入信号组第i个输入信号，i＝1，2，
…
，m，gi为如权利要求2该第一nvm列中第i个nvm所存储的差模电导值。
8.可选地，该act的输入输出特性曲线与标准激活函数曲线方向相反且大小按比例缩放。
9.可选地，该共模信号计算电路计算的信号为共模电流信号，该计算的共模电流与输入信号组满足以下关系：i
cm
＝g*(vin1+vin2+
…
+vinm)，其中i
cm
为共模电流，g为r如权利要求2该第一nvm列和第二nvm列中nvm所存储的共模电导值，vini为输入信号组第i个输入信号，i＝1，2，
…
，m；
10.该共模信号计算电路由正向电流镜和负向电流镜组成，其中正向电流镜的输入端和负向电流镜的输入端与第二nvm列的输出端连接，正向电流镜的镜像端和负向电流镜的镜像端连接标准电位vref；该正向电流镜的电流为i
p
，该正向电流镜电压输出端的输出电压v
p
与i
p
相关；该负向电流镜的电流为in，该负向电流镜电压输出端的输出电压vn与in相关；i
p
、in和i
cm
满足以下关系：i
cm
＝i
n-i
p
。
11.可选地，该共模信号抽取电路由一个nmos和一个pmos组成，该nmos的源极接最低电位，该pmos的源极接最高电位，nmos和pmos的漏极共同连接在如上述第一nvm列的输出端，该nmos和pmos栅极分别与如上述的负向电流镜电压输出端和正向电流镜电压输出端连接；该共模信号抽取电路的抽取电流i
ex
和如上述的共模电流i
cm
的关系满足以下关系：i
ex
＝-i
cm
。
12.第二方面，提供一种神经网络电路，包括多个如上述的一种单个非易失性器件存储正负权重的突触结构。
13.可选地，该多个突触结构共用一组或多组存储共模电导值g的nvm列。
14.第三方面，提供一种存算一体芯片，包括如上述的一种单个非易失性器件存储正负权重的突触结构或上述的神经网络电路。
15.第四方面，提供一种电子设备，包括如上述的一种单个非易失性器件存储正负权重的突触结构或上述的神经网络电路或上述的存算一体芯片。
16.本发明实施例所提供的一种单个非易失性器件存储正负权重的突触结构，包括：第一非易失性存储器(nvm)列、第二nvm列、电流电压转换器(ivc)、激活函数电路(act)、共模信号计算电路和共模信号抽取电路；该第一nvm列和第二nvm列的输入端与输入信号组直接连接，该第一nvm列的输出端与ivc的输入端连接，ivc的输出端与act输入端连接，该第二nvm列的输出端与共模信号计算电路输入端连接，共模信号计算电路的输出端与共模信号抽取电路的输入端连接，共模信号抽取电路的输出端与第一nvm列输出端连接。将突触权重映射为共模电导和差模电导的组合，并通过抽取共模电流来达到负电导存储的目的，一方面在大规模的突触阵列中共用同一列存储了共模电导的nvm列，降低nvm器件的开销，另一方面相对于电流减法器或高共模要求的电路，电流缓冲器和电流镜的使用很大程度上降低了外围电路的器件开销。
附图说明
17.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
18.图1为一个实施例中单个非易失性器件存储正负权重的突触结构电路图；
19.图2为一个实施例中所采用的激活函数电路输入输出特性曲线；
20.图3为一个实施例中与激活函数电路对应的激活函数曲线；
21.图4为一个传统的神经网络电路图；
22.图5为一个实施例中神经网络电路图。
具体实施方式
23.以下将结合说明书附图和具体实施例对本发明作进一步详细说明。
24.为了便于理解本发明，为使本发明的上述目的、特征和优点能够更加明显易懂。在结合附图对本发明的具体实施方式做详细说明。在下面的描述中阐述了很多细节以便于充分理解本发明，附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。本发明能够以很多种不同于在此描述的其他方式来实施，对本领域技术人员可以在不违背发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
25.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含所指名的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
26.随着人工智能的不断发展，神经网络的运算量越来越大，这给实现神经网络的硬件电路提出了新的要求，而具有“存储墙”特性的冯诺依曼架构无法高效地完成神经网络计算任务，因此新的硬件实现形式不断被提出，其中一种以非易失性存储器(nvm)为核心的电子神经元突触结构能够高效完成神经网络计算。在对现有的突触结构进行研究时，发现其存在较大的器件资源开销问题。本发明基于差模电导和共模电导思想提出了一种单个非易失性器件存储正负权重的突触结构，很好地优化了器件资源开销问题。
27.图1示出了本发明实施例中一种单个非易失性器件存储正负权重的突触结构图。如图1所示，包括：第一非易失性存储器(nvm)列11、第二nvm列12、电流电压转换器(ivc)13、激活函数电路(act)14、共模信号计算电路15和共模信号抽取电路16；
28.该第一nvm列11和第二nvm列12的输入端与输入信号组直接连接，该第一nvm列11的输出端与ivc13的输入端连接，ivc13的输出端与act14的输入端连接，该第二nvm列12的输出端与共模信号计算电路15的输入端连接，共模信号计算电路15的输出端分别与共模信号抽取电路16的输入端连接，共模信号抽取电路16的输出端与第一nvm列11的输出端连接。
29.在本实施例中，nvm可以选取为忆阻器。
30.在另一个可选的实施例中，nvm可以选取为相变存储器。
31.如图1所示，第一忆阻器列11中的不同忆阻器的输入端连接输入信号组vin中的不同输入信号vini，其中i＝1，2，
…
，m，不同忆阻器的输出端连接在一起组成第一忆阻器列11的输出端，且第i个忆阻器中存储的电导值为差模电导与共模电导的和g+gi；第二忆阻器列12中的不同忆阻器的输入端连接输入信号组vin中的不同输入信号vini，其中i＝1，2，
…
，m，不同忆阻器的输出端连接在一起组成第二忆阻器列12的输出端，且所有忆阻器中存储的
电导值均为共模电导g。
32.ivc13由运算放大器和反馈电阻组成，反馈电阻跨接在运算放大器的输出端和反相输入端之间，运算放大器的同相输入端接标准电位v
ref
，运算放大器的反相输入端连接第一nvm列11的输出端，ivc的输出端连接act14的输入端。在本实施例中v
ref
取为0v，则ivc的输出电压和输入信号组之间满足以下关系：v
out
＝-rf*(vin1*g1+vin2*g2+
…
+vinm*gm)。
33.在另一个可选的实施例中，ivc13可以选取为跨阻放大器(tia)。
34.act14的输出端就是突触结构的输出端，由于ivc13的电路特性，ivc13的输出电压相较于标准电路存在180
°
相位差，这与传统突触结构原理不一致，因此如图2所示的act14输入输出特性曲线与如图3所示的激活函数曲线方向相反且大小按比例缩放。
35.如图1所示，在共模电流计算电路15中，m1～m4组成正向电流镜，m3的源端为正向电流镜输入端，m4源端为正向电流镜镜像端且与v
ref
连接，m1和m2的源端连接vdd，流经m1和m3的电流与流经m2和m4的电流相等均为i
p
；m5～m6组成负向电流镜,m5的源端为负向电流镜输入端，m6源端为负向电流镜镜像端且与v
ref
连接，m7和m8的源端连接vss，流经m5和m7的电流与流经m6和m8的电流相等均为in。流入共模电流计算电路的共模电流i
cm
与i
p
，in满足以下关系：i
cm
＝i
n-i
p
。
36.由于正向电流镜和反向电流镜的镜像端同接v
ref
，流经m3和m4的电流与流经m1和m2的电流相同，流经m6和m8的电流与流经m5和m7的电流相同，且宽长比一致，因此m3和m5的源端的电压被钳位在v
ref
，i
cm
与输入信号组vin和共模电导g满足以下关系：i
cm
＝g*(vin1+vin2+
…
+vinm)。mos管m1～m8均工作在饱和区，因此共模电流计算电路15的电流i
p
和电流in分别与输出电压vp和vn满足平方关系。
37.在共模电流抽取电路16中，仅有m9和m10两个mos管，其栅源电压分别与共模电流计算电路15中的m1和m7相同，由于ivc13中运算放大器的同相端连接v
ref
，因此其反相端电位被钳位在v
ref
，因此m9和m10的源端电位为v
ref
，m9和m10工作在饱和区，因此流经m9和m10的电流分别等于i
p
和in，根据基尔霍夫电流定律可得：i
ex
＝i
p-in＝-i
cm
。
38.由于ivc13中运算放大器的反相端被钳位在v
ref
，从第一忆阻器列11流出的电流i1＝vin1*(g+g1)+vin2*(g+g2)+
…
+vinm*(g+gm)，根据基尔霍夫电流定律，最终流入ivc13的电流i2＝i1+i
ex
＝i
1-i
cm
＝vin1*g1+vin2*g2+
…
+vinm*gm。由此可见i2只与输入电压组vin和存储在第一忆阻器列11中的差模电导值g相关，该差模电导是正可负的，从而完成了在单个忆阻器中存储正负电导的功能。
39.为了进一步表明本发明的创新性，以下内容将通过解释神经网络电路实现原理，以及通过传统结构和本发明结构对比来突出本发明所述突触结构的优势。
40.神经网络的核心为矩阵乘法，也是神经网络算法中运算量最大的操作，神经网络矩阵乘法的基本原理就是完成xw＝y计算，其中输入向量为x，权重矩阵为w，最终的乘法结果向量为y，将x、w和y三个参数映射到vin、g和i三个电路参数，通过由忆阻器构成的交叉横杠阵列(crossbar)以及基尔霍夫定律完成高效的矩阵乘法计算，即由xw＝y映射为ving＝i。
41.根据ving＝i所得到的传统神经网络电路图如图4所示，由于简单的单个忆阻器不能存储负电导，而神经网络权重矩阵w有负参数需求，传统结果需要两个忆阻器和每一列额外的电流减法器共同完成负权重的存储。一方面，这种结构在忆阻器资源上造成了较大开
销，忆阻器数量直接决定了外围控制电路的复杂程度；另一方面，电流减法器需要多个运放共同完成工作，且需要受cmos工艺因素影响较大的电阻，这给最终的实际电路带来了误差。
42.基于以上传统结构的缺点，本发明提出的共用共模电导nvm列的方式解决了这一问题，且通过较少的外围电路完成了这一功能。图5示出了本发明所提供的一种神经网络电路，与传统结构不同的是该神经网络电路共用了同一忆阻器列以及由八个mos管组成的电流缓冲器，此外神经网络电路的每一列通过额外的两个mos完成了共模电流的抽取。综上，本发明提出的结构从忆阻器层面和外围电路层面降低了器件资源的开销。
43.还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个....”。限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
44.以上所述仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。

技术特征：
1.一种单个非易失性器件存储正负权重的突触结构，其特征在于，包括：第一非易失性存储器(nvm)列、第二nvm列、电流电压转换器(ivc)、激活函数电路(act)、共模信号计算电路和共模信号抽取电路；所述第一nvm列和第二nvm列的输入端与输入信号组直接连接，所述第一nvm列的输出端与ivc的输入端连接，ivc的输出端与act输入端连接，所述第二nvm列的输出端与共模信号计算电路输入端连接，共模信号计算电路的输出端分别与共模信号抽取电路的输入端连接，共模信号抽取电路的输出端与第一nvm列输出端连接。2.如权利要求1所述的一种单个非易失性器件存储正负权重的突触结构，其特征在于，所述第一nvm列和第二nvm列中的nvm为忆阻器且数目都为m，且第i个nvm输入端接输入信号组的第i个输入信号vin
i
，i＝1，2，
…
，m；所述第一nvm列的所有nvm的输出端与第一nvm列输出端连接，其中第一nvm列中第i个nvm的存储值为共模电导值(g)和差模电导值(g
i
，i＝1，2，
…
，m)之和；所述第二nvm列的所有nvm的输出端与第二nvm列输出端连接，第二nvm列中的nvm的存储值均为g。3.如权利要求1所述的一种单个非易失性器件存储正负权重的突触结构，其特征在于，所述ivc由运算放大器和反馈电阻组成，所述反馈电阻跨接在运算放大器的输出端和反相输入端之间，所述运算放大器的同相输入端接标准电位v
ref
，所述运算放大器的反相输入端连接如权利要求2所述第一nvm列的输出端；所述输入信号组与所述ivc的输出电压满足以下关系：v
out-v
ref
＝-r
f
*(vin1*g1+vin2*g2+
…
+vin
m
*g
m
)，其中v
out
为ivc输出电压，v
ref
为标准电位，rf为反馈电阻阻值，vin
i
为输入信号组第i个输入信号，i＝1，2，
…
，m，g
i
为如权利要求2所述第一nvm列中第i个nvm所存储的差模电导值。4.如权利要求1所述的一种单个非易失性器件存储正负权重的突触结构，其特征在于，所述act为tanh型且其输入输出特性曲线与标准激活函数曲线方向相反且大小按比例缩放。5.如权利要求1所述的一种单个非易失性器件存储正负权重的突触结构，其特征在于，所述共模信号计算电路计算的信号为共模电流信号，所述计算的共模电流与输入信号组满足以下关系：i
cm
＝g*(vin1+vin2+
…
+vin
m
)，其中i
cm
为共模电流，g为权利要求2所述第一nvm列和第二nvm列中nvm所存储的共模电导值，vin
i
为输入信号组第i个输入信号，i＝1，2，
…
，m；所述共模信号计算电路由正向电流镜和负向电流镜组成，其中正向电流镜的输入端和负向电流镜的输入端与第二nvm列的输出端连接，正向电流镜的镜像端和负向电流镜的镜像端连接标准电位vref；所述正向电流镜的电流为i
p
，所述正向电流镜电压输出端的输出电压v
p
与i
p
相关；所述负向电流镜的电流为i
n
，所述负向电流镜电压输出端的输出电压v
n
与i
n
相关；i
p
、i
n
和i
cm
满足以下关系：i
cm
＝i
n-i
p
。6.如权利要求1所述的一种单个非易失性器件存储正负权重的突触结构，其特征在于，所述共模信号抽取电路由一个nmos和一个pmos组成，所述nmos的源极接最低电位，所述pmos的源极接最高电位，nmos和pmos的漏极共同连接在如权利要求2所述第一nvm列的输出端，所述nmos和pmos栅极分别与如权利要求5所述的负向电流镜电压输出端和正向电流镜电压输出端连接；所述共模信号抽取电路的抽取电流i
ex
和如权利要求5所述的共模电流i
cm
的关系满足以下关系：i
ex
＝-i
cm
。7.一种神经网络电路，其特征在于，包括多个如权利要求1-6任一项所述的一种单个非
易失性器件存储正负权重的突触结构。8.根据权利要求7所述的一种神经网络电路，其特征在于，所述多个突触结构共用一组或多组存储共模电导值g的nvm列。9.一种存算一体芯片，其特征在于，包括如权利要求1-6任一项所述的一种单个非易失性器件存储正负权重的突触结构或权利要求7-8所述的神经网络电路。10.一种电子设备，其特征在于，包括如权利要求1-6任一项所述的一种单个非易失性器件存储正负权重的突触结构或权利要求7-8任一项所述的神经网络电路或权利要求9所述的存算一体芯片。

技术总结
本发明涉及提供一种单个非易失性器件存储正负权重的突触结构，包括：第一非易失性存储器(NVM)列、第二NVM列、电流电压转换器(IVC)、激活函数电路、共模信号计算电路和共模信号抽取电路；该第一NVM列和第二NVM列的输入端与输入信号组直接连接，该第一NVM列的输出端与IVC的输入端连接，IVC的输出端与激活函数电路输入端连接，该第二NVM列的输出端与共模信号计算电路输入端连接，共模信号计算电路的输出端与共模信号抽取电路的输入端连接，共模信号抽取电路的输出端与第一NVM列输出端连接。本发明在神经网络电路中通过共用共模电导NVM列和简单外围电路来降低器件资源开销。NVM列和简单外围电路来降低器件资源开销。NVM列和简单外围电路来降低器件资源开销。


技术研发人员：张鑫 汤宇哲 曾应 刘学峰 李根
受保护的技术使用者：湖南大学
技术研发日：2022.01.05
技术公布日：2023/7/22