静电保护器件及电子装置的制作方法

1.本技术涉及集成电路静电保护技术领域，尤其涉及一种静电保护器件及电子装置。


背景技术：

2.随着半导体技术的快速发展，半导体结构的集成度不断提高，使得半导体制造工艺特征尺寸不断减小，芯片上静电释放(electro-static discharge，esd)防护迎来了更大的挑战，越来越多的芯片由于esd事件而毁坏，为此，如何提高芯片的esd防护能力成为研究的热点。
3.在当前的静电保护研究中，通常将可控硅器件(silicon controlled rectifier，scr)应用于静电防护电路中，但是上述可控硅器件具有较高的触发电压，其不能较好地应用于低压领域。
4.为此，一种具有低触发电压的二极管直连的可控硅器件(diode connected scr，dcscr)，被应用于低压静电防护电路。然而，上述dcscr静电保护器件的寄生电容较高，影响数据传输稳定性，不能较好应用于高速电路中。


技术实现要素：

5.鉴于上述问题，本技术实施例提供一种静电保护器件及电子装置，其能够降低触发电压和寄生电容，提升数据传输稳定性，以适用于高速电路。
6.本技术实施例的第一方面提供了一种静电保护器件，包括：
7.具有第一掺杂类型的衬底；
8.具有第二掺杂类型的深阱区，位于所述衬底内；
9.具有第二掺杂类型的第一阱区，位于所述衬底内且位于所述深阱区上方，且所述第一阱区与所述深阱区界面接触；
10.具有第一掺杂类型的第二阱区，位于所述第一阱区内且位于所述深阱区上方，所述第二阱区与所述深阱区界面接触；
11.具有第一掺杂类型的第一重掺杂区和具有第二掺杂类型的第四重掺杂区，均位于所述第一阱区中；
12.具有第二掺杂类型的第二重掺杂区和具有第一掺杂类型的第三重掺杂区，均位于所述第二阱区中；
13.其中，所述第一掺杂类型和所述第二掺杂类型相反；所述第一重掺杂区和所述第三重掺杂区分别位于所述第二重掺杂区的两侧，所述第四重掺杂区和所述第三重掺杂区位于所述第二重掺杂区的同一侧且通过导电件电连接；所述第一重掺杂区被配置为与第一电极电连接，所述第二重掺杂区被配置为与第二电极电连接。
14.本技术实施例提供的静电保护器件，至少具有如下优点：
15.本技术实施例提供的静电保护器件，通过将第一重掺杂区和第四重掺杂区设置于
第二重掺杂区、第三重掺杂区的两侧，以及导线连接相邻的第三重掺杂区和第四重掺杂区，如此可增大触发路径所经过的阱区的长度。
16.例如，本技术实施例中第一重掺杂区配置为器件的阳极，第二重掺杂区配置为器件的阴极，则第一重掺杂区、第一阱区、第四重掺杂区、第三重掺杂区、第二阱区和第二重掺杂区形成触发路径。
17.与相关技术中dcscr静电保护器件的触发结构的方案相比，触发路径包括由第一重掺杂区至第四重掺杂区之间的阱区部分，增大了触发路径的电阻，降低了触发路径的分流不仅能够进一步降低静电保护器的触发电压，以使静电保护器更好适用于低压领域的静电保护，提升其适用性；而且还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容，进而降低寄生电容对数据传输的影响，以使该静电保护器件应用于高速电路。
18.如上所述的静电保护器件，沿第一方向，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区以及所述第四重掺杂区依次且间隔设置。
19.如上所述的静电保护器件，所述第四重掺杂区包括第一子区域和第二子区域，所述第一子区域和第二子区域沿第二方向间隔设置；所述第三重掺杂区位于所述第一子区域和所述第二子区域之间。
20.如上所述的静电保护器件，所述第二掺杂区具有延伸部；所述延伸部设置于所述第一子区域和第二子区域之间，所述第三重掺杂区位于所述延伸部内。
21.如上所述的静电保护器件，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区和所述第四重掺杂区分别沿其周向设置有包围其的浅沟槽隔离结构。
22.如上所述的静电保护器件，所述第一掺杂类型为p型，所述第二掺杂类型为n型；所述第一电极为阳极，所述第二电极为阴极。
23.如上所述的静电保护器件，所述静电保护器件具有从所述阳极到所述阴极的第一触发路径；其中所述第一触发路径依次经过所述第一重掺杂区、所述第一阱区、所述深阱区、所述第一阱区、所述第四重掺杂区、所述第三重掺杂区、所述第二阱区和所述第二重掺杂区；
24.所述静电保护器件还具有从所述阳极到所述阴极的第二触发路径；其中所述第二触发路径依次经过所述第一重掺杂区、所述第一阱区、所述第四重掺杂区、所述第三重掺杂区、所述第二阱区和所述第二重掺杂区；
25.所述静电保护器件还具有从所述阳极到所述阴极的第一静电泄放路径；其中所述第一静电泄放路径依次经过所述第一重掺杂区、所述第一阱区、所述第二阱区和所述第二重掺杂区。
26.如上所述的静电保护器件，所述第一掺杂类型为n型，所述第二掺杂类型为p型；所述第一电极为阴极，所述第二电极为阳极。
27.如上所述的静电保护器件，所述静电保护器件具有从所述阳极到所述阴极的第三触发路径；其中所述第三触发路径依次经过所述第二重掺杂区、所述第二阱区、所述第三重掺杂区、所述第四重掺杂区、所述第一阱区、所述深阱区、所述第一阱区和所述第一重掺杂区；
28.所述静电保护器件还具有从所述阳极到所述阴极的第四触发路径；其中所述第四
触发路径依次经过所述第三触发路径依次经过所述第二重掺杂区、所述第二阱区、所述第三重掺杂区、所述第四重掺杂区、所述第一阱区和所述第一重掺杂区；
29.所述静电保护器件还具有从所述阳极到所述阴极的第二静电泄放路径；其中所述第二静电泄放路径依次经过所述第二重掺杂区、所述第二阱区、所述第一阱区和所述第一重掺杂区。
30.本技术实施例的第一方面提供了一种电子装置，包括第一方面所述的静电保护器件。
31.本技术实施例提供的电子装置具有的优点与第一方面所述的静电保护器件的优点相同，此处不再赘述。
附图说明
32.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
33.图1为现有技术中dcscr静电保护器件的俯视图；
34.图2为图1中a-a向剖视图；
35.图3为本技术实施例一提供的静电保护器件的俯视图；
36.图4为图3中b-b向剖视图；
37.图5为本技术实施例一提供的静电保护器件的第一触发路径、第一静电泄放路径示意图；
38.图6、图7分别为本技术实施例一提供的静电保护器件的第二触发路径、第一静电泄放路径示意图；
39.图8为本技术实施例二提供的静电保护器件的俯视图；
40.图9为图7中c-c向剖视图；
41.图10为本技术实施例二提供的静电保护器件的第三触发路径、第二静电泄放路径示意图；
42.图11、图12分别为本技术实施例二提供的静电保护器件的第四触发路径、第二静电泄放路径示意图；
43.图13为本技术实施例三提供的静电保护器件的俯视图；
44.图14为图11中的d-d向剖视图；
45.图15为图11中的e-e向剖视图；
46.图16、图17为本技术实施例三提供的静电保护器件的第一触发路径、第一静电泄放路径示意图；
47.图18至图20分别为本技术实施例三提供的静电保护器件的第二触发路径、第一静电泄放路径示意图；
48.图21为本技术实施例四提供的静电保护器件的俯视图；
49.图22为图21中的f-f向剖视图；
50.图23为图21中的g-g向剖视图；
51.图24、图25分别为本技术实施例四提供的静电保护器件的第三触发路径、第二静电泄放路径示意图；
52.图26至图28分别为本技术实施例三提供的静电保护器件的第三触发路径、第二静电泄放路径示意图；
53.图29为本技术实施例一至四中所提供的静电保护器件与传统的静电保护器件的传输线脉冲i-v仿真曲线。
54.附图标记说明：
55.10-衬底；
56.20-深阱区；
57.30-第一阱区；
58.40-第二阱区；
59.41-主体部；42-延伸部；
60.50-第一重掺杂区；
61.60-第二重掺杂区；
62.70-第三重掺杂区；
63.80-第四重掺杂区；
64.81-第一子区域；82-第二子区域；
65.90-浅沟槽隔离结构。
具体实施方式
66.正如背景技术所述，相关技术中将dcscr作为静电保护器件，其存在寄生电容高，影响数据传输稳定性的问题。经发明人研究发现，出现这种问题的原因在于：
67.如图1和图2所示，相关技术中的dcscr静电保护器件中的触发结构中，第二重掺杂区60与第一阱区30之间形成一个二极管(pn结)，第二阱区40与第三重掺杂区70之间形成另一个二极管，上述二个二极管导通所形成的触发路径为：电流依次经过第二重掺杂区60、第一阱区30、第一重掺杂区50、导线、第四重掺杂区80、第二阱区40以及第三重掺杂区70，进而所形成的触发路径的触发电阻小，且触发电压大。
68.进一步地，该静电保护器件io接口的寄生电容较大，io接口的寄生电容影响了数据的传输稳定性，由于高速电路中对io接口寄生电容要求更加严格，导致上述dcscr静电保护器件不能较好应用于高速电路。
69.针对上述技术问题，本技术实施例提供了一种新的静电保护器件，通过改变重掺杂区、阱区的布局；例如导线连接相邻的第四重掺杂区和第三重掺杂区，第一重掺杂区和第四重掺杂区设置于第二重掺杂区、第三重掺杂区的两侧，如此可增大触发路径所经过的阱区的长度，进而能够增大了触发路径的电阻，不仅能够进一步降低的静电保护器的触发电压，以使静电保护器更好适用于低压领域的静电保护，提升其适用性。
70.进一步地，还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容，进而降低寄生电容对数据传输的影响，以使该静电保护器件应用于高速电路。
71.为了使本技术实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述
的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本技术保护的范围。
72.为便于描述本技术实施例，首先对本技术实施例所涉及的坐标系进行说明，其中x轴方向为第一方向，y轴方向为第二方向，第一方向与第二方向相互垂直，第一方向和第二方向所在的平面与衬底10平行。z轴方向为第三方向，第三方向可以是垂直于衬底10的方向，例如图示中的垂向或厚度方向。
73.如图3和图4所示，本技术实施例提供的静电保护器件包括：具有第一掺杂类型的衬底10、具有第二掺杂类型的深阱区20、具有第二掺杂类型的第一阱区30以及具有第一掺杂类型的第二阱区40。其中衬底10通常为半导体衬底，该衬底10可以是硅衬底、锗衬底等，本实施例对此不加以限制。
74.上述第一掺杂类型和第二掺杂类型的掺杂类型不同，其对应的静电保护器件的结构不同，为便于描述本技术实施方案，可分为不同实施例对静电保护器件进行介绍。
75.实施例一
76.继续参阅图3和图4，本技术实施例中第一掺杂类型定义为p型掺杂，第二掺杂类型定义为n型掺杂，即上述衬底10为p型硅衬底，则深阱区20为n型深阱区，第一阱区30为n型阱区，第二阱区40为p型阱区。
77.例如，沿第三方向，衬底10具有一定厚度，衬底10内设置有深阱区20，即深阱区20设置于衬底10的内部。第一阱区30设置于深阱区20的上方，并且沿第三方向，第一阱区30与深阱区20的界面接触。例如，衬底10具有多个相互隔离的有源区，且每个有源区内可居中设置有深阱区20，深阱区20可视为设置在有源区内的深阱层。
78.进一步地，第二阱区40设置于第一阱区30内，沿第三方向，第二阱区40与深阱区20的界面接触。例如，第二阱区40居中设置在第一阱区30内，且第二阱区40的周向被第一阱区30所包围，第二阱区40的下表面与深阱区20的上表面贴合。
79.需要说明的是，上述深阱区20在衬底10上的投影面积需大于第二阱区40在衬底10的投影面积，以保证第二阱区40的投影位于深阱区20内。如此设置，不仅能够使第二阱区40通过深阱区20与衬底10隔离，也能够使位于第二阱区40周围的第一阱区30与深阱区20保持接触，并形成导通路径。
80.本技术实施例中第一阱区30内分别设置有第一重掺杂区50、第四重掺杂区80，且第一重掺杂区50和第四重掺杂区80均为n型重掺杂区。第二阱区40内设置有第二重掺杂区60、第三重掺杂区70，且第二重掺杂区60和第三重掺杂区70均为p型重掺杂区。
81.其中沿第一方向，第一重掺杂区50、第三重掺杂区70分别位于第二重掺杂区60的两侧，第四重掺杂区80、第三重掺杂区70均位于第二重掺杂区60的同一侧，且第三重掺杂区70和第四重掺杂区80通过导电件电连接，该导电件可以是导线或导电垫，本技术实施例对此不加以限制。
82.在一种实施方式中，沿第一方向，第一重掺杂区50、第二重掺杂区60、第三重掺杂区70以及第四重掺杂区80依次且间隔设置，即在第一重掺杂区50、第二重掺杂区60、第三重掺杂区70和第四重掺杂区80中，相邻两个重掺杂区之间电性隔离，防止电流在相邻两个重掺杂区之间串扰。
83.例如，本技术实施例第一重掺杂区50、第二重掺杂区60、第三重掺杂区70和第四重掺杂区80分别沿其周向设置有包围其的浅沟槽隔离结构90(shallow trench isolation，简称sti)，此结构对应图中阴影部分。进一步地，为保证浅沟槽隔离结构90对位于其两侧重掺杂区的电性隔离，沿第三方向，浅沟槽隔离结构90的底部凸出与其对应的重掺杂区。
84.进一步地，本技术实施例中第一重掺杂区50被配置为与电子装置的第一电极连接，第二重掺杂区60被配置为与电子装置的第二电极连接。
85.本技术实施例中第一电极配置为阳极，第二电极配置为阴极，即第一重掺杂区50与阳极连接，第二重掺杂区60与阴极连接；当阳极接收esd脉冲电流时，所形成的第一触发路径、第二触发路径以及第一静电泄放路径如下：
86.第一触发路径：
87.如图5所示，电流依次流经第一重掺杂区50、第一阱区30、深阱区20、第一阱区30、第四重掺杂区80、导线、第三重掺杂区70、第二阱区40、第二重掺杂区60，并形成第一触发路径。在上述第一触发路径中，第一重掺杂区50、第一阱区30构成一个二极管，第二阱区40与第二重掺杂区60构成另外一个二极管。
88.第二触发路径：
89.如图6和图7所示，电流依次流经第一重掺杂区50、第一阱区30、第四重掺杂区80、导线、第三重掺杂区70、第二阱区40、第二重掺杂区60，并形成第二触发路径。在上述第二触发路径中，第一重掺杂区50、第一阱区30构成一个二极管，第一阱区30与第四重掺杂区80构成另一个二极管。
90.第一静电泄放路径：
91.在上述第一触发路径、第二触发路径分别且同时连通时，第一重掺杂区50与第一阱区30构成的p-n结正偏，因而，由第一重掺杂区50、第一阱区30和第二阱区40构成的pnp双极晶体管导通。同时，由第二重掺杂区60、第二阱区40构成的p-n结正偏，则由第一阱区30、第二阱区40和第二重掺杂区60所形成的npn双极晶体管导通，且pnp双极晶体管的集电极电流为npn双极晶体管提供基极电流，同时npn双极晶体管的集电极电流为pnp双极晶体管提供基极电流，两个双极晶体管形成电流正反馈机制。
92.则由第一重掺杂区50、第一阱区30、第二阱区40、第二重掺杂区60所构成第一静电泄放路径导通，即低阻泄放通路至此形成，通过构成的第一静电泄放路径导通并进行大电流的泄放。
93.与相关技术相比，本技术实施例通过改变各重掺杂区、各阱区的布局，即：将第一重掺杂区和第四重掺杂区设置于第二重掺杂区、第三重掺杂区的两侧，以及导线连接相邻的第四重掺杂区和第三重掺杂区，如此设置，触发路径包括由第一重掺杂区至第四重掺杂区之间的阱区，可增大触发路径所经过的阱区的长度，进而增大了触发路径的电阻，不仅能够进一步降低的静电保护器的触发电压，以使静电保护器更好适用于低压领域的静电保护，提升其适用性；而且还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容，进而降低寄生电容对数据传输的影响，以使该静电保护器件应用于高速电路。
94.实施例二
95.如图8和图9所示，本技术实施例中第一掺杂类型定义为n型掺杂，第二掺杂类型定义为p型掺杂，即上述衬底10为n型硅衬底，则深阱区20为p型深阱区、第一阱区30为p型阱
区，第二阱区40为n型阱区。
96.进一步地，本技术实施例中的静电保护器件的第一阱区30、第二阱区40以及深阱区20在衬底10上的布置方案与实施例一所提供的静电保护器件的布置方案相同；以及本技术实施例中的静电保护器件的第一重掺杂区50、第二重掺杂区60、第三重掺杂区70、第四重掺杂区80在第一阱区30和第二阱区40上的布置方案也与实施例一所提供的静电保护器件的布置方案相同，此处不再赘述。
97.本技术实施例所提供的静电保护器件相对于实施例一中的静电保护器件的不同之处在于：本技术实施例中的第一重掺杂区50、第三重掺杂区70分别为n型重掺杂区，第二重掺杂区60和第四重掺杂区80分别为p型重掺杂区。
98.以及，本技术实施例中的第一重掺杂区50被配置为与电子装置的第一电极连接，第二重掺杂区60被配置为与第二电极连接，且第一电极配置为阴极，第二电极配置为阳极，即第一重掺杂区50与阴极连接，第二重掺杂区60与阳极连接。当阳极接收esd脉冲电流时，所形成的第三触发路径、第四触发路径以及第二静电泄放路径如下：
99.第三触发路径：
100.如图10所示，电流依次流经第二重掺杂区60、第二阱区40、第三重掺杂区70、导线、第一阱区30、深阱区20、第一阱区30、第一重掺杂区50，并形成第三触发路径。在上述第三触发路径中，第二重掺杂区60、第二阱区40构成一个二极管，第一阱区30与第四重掺杂区80形成另一个二极管。
101.第四触发路径：
102.如图11和图12所示，电流依次流第二重掺杂区60、第二阱区40、第三重掺杂区70、导线、第四重掺杂区80、第一阱区30、第一重掺杂区50，并形成第四触发路径。在第四触发路径中，第二重掺杂区60、第二阱区40构成一个二极管，第一阱区30与第四重掺杂区80形成另一个二极管。
103.第二静电泄放路径：
104.当第三触发路径、第四触发路径分别且同时连通时，第二重掺杂区60与第二阱区40构成的p-n结正偏，因而由第二重掺杂区60、第二阱区40和第一阱区30构成的pnp双极晶体管导通。同时，由第四重掺杂区80、第一阱区30构成的p-n结正偏，则由第二阱区40、第一阱区30和第一重掺杂区50所形成的npn双极晶体管导通，且pnp双极晶体管的集电极电流为npn双极晶体管提供基极电流，同时npn双极晶体管的集电极电流为pnp双极晶体管提供基极电流，两个双极晶体管形成电流正反馈机制。
105.则由第二重掺杂区60、第二阱区40、第一阱区30、第一重掺杂区50所构成第二静电泄放路径导通，即低阻泄放通路至此形成，通过构成的第二静电泄放路径导通并进行大电流的泄放。
106.需要说明的是，本技术实施例中所提供的静电保护器件具有的技术效果与实施例一中的静电保护器件具有的技术效果相同，此处不再赘述。
107.实施例三
108.如图13至图15所示，本技术实施例与实施例一存在相同之处。示例性地，本技术实施例所提供的静电保护器件的第一阱区、深阱区在衬底上的布局方案与实施例一中的静电保护器件的布置方案相同；以及本技术实施例的静电保护器件的第一重掺杂区50、第二重
掺杂区60在第一阱区和第二阱区上的布置方案也与实施例一中的静电保护器件的布置方案相同。
109.同样的，本技术实施例中静电保护器件的衬底的类型，深阱区、第一重掺杂区50、第二重掺杂区60、第三重掺杂区70和第四重掺杂区的掺杂类型均与实施例一中的静电保护器件均相同；对于两者相同之处，此处不再赘述。
110.本技术实施例所提供的静电保护器件相对于实施例一中的静电保护器件的不同之处在于：第二阱区在第一阱区内的布置方案、第三重掺杂区在第二阱区的布置方案以及第四重掺杂区在第一阱区的布置方案与实施例一不同，具体如下：
111.本技术实施例提供的第四重掺杂区80包括第一子区域81和第二子区域82，沿第二方向，第一子区域81和第二子区域82间隔设置于第一阱区30内，且第三重掺杂区70设置于第二阱区40，并位于第一子区域81和第二子区域82之间。
112.例如，沿第一方向，第一重掺杂区50、第二重掺杂区60间隔布置，且第二重掺杂区60位于第一重掺杂区50的右侧，第一子区域81和第二子区域82均设置于第二重掺杂区60的右侧，并分别与第二重掺杂区60保持间隔。第三重掺杂区70位于第二重掺杂区60的右侧，且沿第二方向，第三重掺杂区70、第一子区域81和第二子区域82可位于同一列。
113.进一步地，第三重掺杂区70、第二重掺杂区60分别设置于第二阱区40内，第二阱区40设置包括相衔接的主体部41和延伸部42，其中第二重掺杂区60设置于主体部41，第三重掺杂区70设置于延伸部42内，且延伸部42设置于第一子区域81和第二子区域82之间。
114.需要说明的是，沿第三方向，主体部41和延伸部42分别与深阱区20接触，并且第三重掺杂区70、第一子区域81、第二子区域82分别电连接。例如第三重掺杂区70、第一子区域81、第二子区域82通过导线并联，导线可包括相并联的第一支路以及两个第二支路，两个第二支路分别与第一子区域81、第二子区域82电连接，第一支路与第三重掺杂区70连接。
115.本技术实施例中第一重掺杂区50被配置为与电子装置的第一电极连接，第二重掺杂区60被配置为与第二电极连接，且第一电极配置为阳极，第二电极配置为阴极，即第一重掺杂区50与阳极连接，第二重掺杂区60与阴极连接；当阳极接收esd脉冲电流时，所形成的第一触发路径、第二触发路径以及第一静电泄放路径如下：
116.第一触发路径：
117.如图16和图17所示，电流依次流经第一重掺杂区50、第一阱区30、深阱区20、第一阱区30、第一子区域81和第二子区域82、第二支路、第一支路、第三重掺杂区70、第二阱区40、第二重掺杂区60，并形成第一触发路径。在上述第一触发路径中，第一重掺杂区50、第一阱区30构成一个二极管，第二阱区40与第二重掺杂区60形成一个二极管。
118.第二触发路径：
119.如图18至图20所示，电流依次流经第一重掺杂区50、第一阱区30、第一子区域81和第二子区域82、第二支路、第一支路、第三重掺杂区70、第二阱区40、第二重掺杂区60，并形成第二触发路径。在上述第二触发路径中，第一重掺杂区50、第一阱区30构成一个二极管，第二阱区40与第二重掺杂区60形成一个二极管。
120.第一静电泄放路径：
121.在上述第一触发路径、第二触发路径分别且同时连通时，第一重掺杂区50与第一阱区30构成的p-n结正偏，因而，由第一重掺杂区50、第一阱区30和第二阱区40构成的pnp双
极晶体管导通。同时，由第二重掺杂区60、第二阱区40构成的p-n结正偏，则由第一阱区30、第二阱区40和第二重掺杂区60所形成的npn双极晶体管导通，且pnp双极晶体管的集电极电流为npn双极晶体管提供基极电流，同时npn双极晶体管的集电极电流为pnp双极晶体管提供基极电流，两个双极晶体管形成电流正反馈机制。
122.则由第一重掺杂区50、第一阱区30、第二阱区40、第二重掺杂区60所构成第一静电泄放路径导通，即低阻泄放通路至此形成，通过构成的第一静电泄放路径导通并进行大电流的泄放。
123.如此设置，本技术实施例通过改变重掺杂区、阱区的布局，以使触发路径包括由第一重掺杂区至第四重掺杂区之间的阱区，可增大触发路径所经过的阱区的长度，进而增大了触发路径的电阻，不仅能够进一步降低的静电保护器的触发电压，以使静电保护器更好适用于低压领域的静电保护，提升其适用性；而且还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容，进而降低寄生电容对数据传输的影响，以使该静电保护器件应用于高速电路。
124.进一步地，通过将第四重掺杂区80分割成两个子区域，以及将第三重掺杂区70设置于两个子区域之间，降低了整体布局面积，在保持静电泄放路径不变以及对其鲁棒性影响较小的前提下，减少了触发路径的面积，能够进一步降低寄生电容。
125.实施例四
126.如图21至图23所示，本技术实施例提供的静电保护器件，其第一阱区30、第二阱区40以及深阱区20在衬底10上的布置方案与实施例三所提供的静电保护器件相同；以及第一重掺杂区50、第二重掺杂区60、第三重掺杂区70、第四重掺杂区80在第一阱区30和第二阱区40上的布置方案也与实施例三所提供的静电保护器件相同，此处不再赘述。
127.本技术实施例提供的静电保护器件与实施例三中的静电保护器件的不同之处在于：
128.本技术实施例中第一掺杂类型定义为n型掺杂，第二掺杂类型定义为p型掺杂，即上述衬底10为n型硅衬底，则深阱区20为p型深阱区、第一阱区30为p型阱区，第二阱区40为n型阱区；以及，本技术实施例中的第一重掺杂区50、第三重掺杂区70分别为n型重掺杂区，第二重掺杂区60和第四重掺杂区80分别为p型重掺杂区。
129.本技术实施例中第一重掺杂区50被配置为与电子装置的第一电极连接，第二重掺杂区60被配置为与第二电极连接，且第一电极配置为阴极，第二电极配置为阳极，即第一重掺杂区50与阴极连接，第二重掺杂区60与阳极连接；当阳极接收esd脉冲电流时，所形成的第三触发路径、第四触发路径以及第二静电泄放路径如下：
130.第三触发路径：
131.如图24和图25所示，电流依次流经第二重掺杂区60、第二阱区40、第三重掺杂区70、第一支路、第二支路、第一子区域81和第二子区域82、第一阱区30、深阱区20、第一阱区30、第一重掺杂区50，并形成第三触发路径。在上述第三触发路径中，第二重掺杂区60、第二阱区40构成一个二极管，第一阱区30与第四重掺杂区80形成另一个二极管。
132.第四触发路径：
133.如图26至图28所示，电流依次流第二重掺杂区60、第二阱区40、第三重掺杂区70、第一支路、第二支路、第一子区域81和第二子区域82、第一阱区30、第一重掺杂区50，并形成
第四触发路径。在第四触发路径中，第二重掺杂区60、第二阱区40构成一个二极管，第一阱区30与第四重掺杂区80形成另一个二极管。
134.第二静电泄放路径：
135.当第三触发路径、第四触发路径分别且同时连通时，第二重掺杂区60与第二阱区40构成的p-n结正偏，因而由第二重掺杂区60、第二阱区40和第一阱区30构成的pnp双极晶体管导通。同时，由第四重掺杂区80、第一阱区30构成的p-n结正偏，则由第二阱区40、第一阱区30和第一重掺杂区50所形成的npn双极晶体管导通，且pnp双极晶体管的集电极电流为npn双极晶体管提供基极电流，同时npn双极晶体管的集电极电流为pnp双极晶体管提供基极电流，两个双极晶体管形成电流正反馈机制。
136.则由第二重掺杂区60、第二阱区40、第一阱区30、第一重掺杂区50所构成第二静电泄放路径导通，即低阻泄放通路至此形成，通过构成的第二静电泄放路径导通并进行大电流的泄放。
137.需要说明的是，本技术实施例所提供的静电保护器件具有的技术效果与实施例三中的静电保护器件的技术效果相同，此处不再赘述。
138.实施例五
139.本技术实施例提供了一种电子装置，电子装置包括上述任一实施例中的静电保护器件以及与静电保护器件相连的电子组件。由于上述任一实施例中的静电保护器件具有更好的静电保护能力，因此电子装置同样具有上述优点。
140.示例性地，对上述背景技术、各实施例中的静电保护器件利用传输线脉冲发生器进行测试，以获取各静电保护器件的传输线脉冲i-v仿真曲线。
141.如图29所示，曲线1为相关技术中的静电保护器件(参考图1，定义为dcscr0)的传输线脉冲i-v仿真曲线，曲线2为本技术实施例一中静电保护器件(参考图3，定义为dcscr1)的传输线脉冲i-v仿真曲线，曲线3为本技术实施例三中的静电保护器件(参考图13，定义为dcscr2)的传输线脉冲i-v仿真曲线。
142.由图29可知，dcscr1的触发电压v
t2
、触控电流i
t2
小于dcscr0的触发电压v
t1
、触控电流i
t1
，以及dcscr1的维持电压v
h2
、维持电流i
h2
小于dcscr0的维持电压v
h1
、维持电流i
h1
。
143.dcscr2的触发电压v
t3
、触控电流i
t3
小于dcscr1的的触发电压v
t2
、触控电流i
t2
，以及dcscr2的维持电压v
h3
、维持电流i
h3
小于dcscr1的的维持电压v
h2
、维持电流i
h2
。
144.同样的，dcscr2的的触发电压v
t3
、触控电流i
t3
小于dcscr0的触发电压v
t1
、触控电流i
t1
，以及dcscr2的的维持电压v
h3
、维持电流i
h3
小于dcscr0的的维持电压v
h1
、维持电流i
h1
。
145.基于半导体工艺和器件仿真软件tcad(technology computer aided design)对上述实施例一和实施例三中的静电保护器件的寄生电容进行分析仿真，并与相关技术中的传统dcscr静电保护器件的寄生电容进行对比，其结果如下：
146.表1.dcscr0、dcscr1和dcscr2的寄生电容仿真结果
[0147] dcscr0dcscr1dcscr2c(ff)11.319.418.53
[0148]
由上表可知，dcscr1的寄生电容小于dcscr0的寄生电容。示例性地，dcscr0的寄生电容的数值为11.31，dcscr1的寄生电容的数值为9.41，与dcscr0的寄生电容相比，dcscr1
的寄生电容下降了约16.8％。
[0149]
dcscr2的寄生电容小于dcscr1的寄生电容。示例性地，dcscr2的寄生电容的数值为8.53，且与dcscr0的寄生电容相比，dcscr2的寄生电容下降了约24.6％。
[0150]
需要说明的是，本技术实施例所提供的电子装置可以是手机、平板电脑、笔记本电脑、电视机、vcd、dvd、导航仪、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可以是具有上述静电保护器件的中间产品，例如：具有该静电保护器件的芯片等。
[0151]
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
[0152]
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
[0153]
最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。

技术特征：
1.一种静电保护器件，其特征在于，包括：具有第一掺杂类型的衬底；具有第二掺杂类型的深阱区，位于所述衬底内；具有第二掺杂类型的第一阱区，位于所述衬底内且位于所述深阱区上方，且所述第一阱区与所述深阱区界面接触；具有第一掺杂类型的第二阱区，位于所述第一阱区内且位于所述深阱区上方，所述第二阱区与所述深阱区界面接触；具有第一掺杂类型的第一重掺杂区和具有第二掺杂类型的第四重掺杂区，均位于所述第一阱区中；具有第二掺杂类型的第二重掺杂区和具有第一掺杂类型的第三重掺杂区，均位于所述第二阱区中；其中，所述第一掺杂类型和所述第二掺杂类型相反；所述第一重掺杂区和所述第三重掺杂区分别位于所述第二重掺杂区的两侧，所述第四重掺杂区和所述第三重掺杂区位于所述第二重掺杂区的同一侧且通过导电件电连接；所述第一重掺杂区被配置为与第一电极电连接，所述第二重掺杂区被配置为与第二电极电连接。2.根据权利要求1所述的静电保护器件，其特征在于，沿第一方向，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区以及所述第四重掺杂区依次且间隔设置。3.根据权利要求1所述的静电保护器件，其特征在于，所述第四重掺杂区包括第一子区域和第二子区域，所述第一子区域和第二子区域沿第二方向间隔设置；所述第三重掺杂区位于所述第一子区域和所述第二子区域之间。4.根据权利要求3所述的静电保护器件，其特征在于，所述第二掺杂区具有延伸部；所述延伸部设置于所述第一子区域和第二子区域之间，所述第三重掺杂区位于所述延伸部内。5.根据权利要求1所述的静电保护器件，其特征在于，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区和所述第四重掺杂区分别沿其周向设置有包围其的浅沟槽隔离结构。6.根据权利要求1至5中任一项所述的静电保护器件，其特征在于，所述第一掺杂类型为p型，所述第二掺杂类型为n型；所述第一电极为阳极，所述第二电极为阴极。7.根据权利要求6所述的静电保护器件，其特征在于，所述静电保护器件具有从所述阳极到所述阴极的第一触发路径；其中所述第一触发路径依次经过所述第一重掺杂区、所述第一阱区、所述深阱区、所述第一阱区、所述第四重掺杂区、所述第三重掺杂区、所述第二阱区和所述第二重掺杂区；所述静电保护器件还具有从所述阳极到所述阴极的第二触发路径；其中所述第二触发路径依次经过所述第一重掺杂区、所述第一阱区、所述第四重掺杂区、所述第三重掺杂区、所述第二阱区和所述第二重掺杂区；所述静电保护器件还具有从所述阳极到所述阴极的第一静电泄放路径；其中所述第一静电泄放路径依次经过所述第一重掺杂区、所述第一阱区、所述第二阱
区和所述第二重掺杂区。8.根据权利要求1至5中任一项所述的静电保护器件，其特征在于，所述第一掺杂类型为n型，所述第二掺杂类型为p型；所述第一电极为阴极，所述第二电极为阳极。9.根据权利要求8所述的静电保护器件，其特征在于，所述静电保护器件具有从所述阳极到所述阴极的第三触发路径；其中所述第三触发路径依次经过所述第二重掺杂区、所述第二阱区、所述第三重掺杂区、所述第四重掺杂区、所述第一阱区、所述深阱区、所述第一阱区和所述第一重掺杂区；所述静电保护器件还具有从所述阳极到所述阴极的第四触发路径；其中所述第四触发路径依次经过所述第三触发路径依次经过所述第二重掺杂区、所述第二阱区、所述第三重掺杂区、所述第四重掺杂区、所述第一阱区和所述第一重掺杂区；所述静电保护器件还具有从所述阳极到所述阴极的第二静电泄放路径；其中所述第二静电泄放路径依次经过所述第二重掺杂区、所述第二阱区、所述第一阱区和所述第一重掺杂区。10.一种电子装置，其特征在于，包括权利要求1至9中任一项所述的静电保护器件。

技术总结
本申请提供一种静电保护器件及电子装置，涉及集成电路静电保护技术领域，用于改善传统的DCSCR静电保护器件的寄生电容较大的技术问题。该静电保护器件通过改变重掺杂区、对应阱区的布局，以使触发路径包括由第一重掺杂区至第四重掺杂区之间的阱区部分，增大了触发路径的电阻，不仅能够降低的静电保护器的触发电压，以使静电保护器适用于低压领域的静电保护，提升其适用性；而且还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容。生电容。生电容。


技术研发人员：徐镜淏 宋彬 吴铁将
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.05.26
技术公布日：2023/7/22