半导体器件和半导体系统的制作方法

半导体器件和半导体系统
1.相关申请的交叉引用
2.本技术要求于2022年1月12日提交的申请号为10-2022-0004839的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的实施例涉及一种半导体器件和包括该半导体器件的半导体系统。


背景技术：

4.半导体器件执行行操作或列操作以将数据储存在存储单元阵列中或输出储存在存储单元阵列中的数据。行操作可以以这样的的方式来执行：对行地址进行解码并且选择存储单元阵列中所包括的字线中的至少一个。列操作可以以这样的方式执行：对列地址进行解码并且选择存储单元阵列中所包括的位线中的至少一个。


技术实现要素：

5.根据本公开的实施例，一种半导体器件包括：地址输入电路，其被配置为升高行地址的至少一个比特位的电压电平以产生升压地址，以及基于行地址的其他比特位和升压地址来驱动第一节点的信号。该半导体器件还包括：字线选择信号发生电路，其被配置为基于第一节点的信号来驱动第二节点的信号，以及基于第二节点的信号产生用于选择字线的字线选择信号。
6.根据本公开的另一个实施例，一种半导体器件包括：地址输入电路，其被配置为基于行地址的至少一个比特位来产生第一升压地址和第二升压地址，以基于行地址的其他比特位和第一升压地址来驱动第一节点的信号，并基于行地址和第二升压地址来驱动第二节点的信号。该半导体器件还包括：第一字线选择信号发生电路，其被配置为基于第一节点的信号来驱动第三节点的信号，并基于第三节点的信号来产生用于选择第一字线的第一字线选择信号。该半导体器件还包括：第二字线选择信号发生电路，其被配置为基于第二节点的信号来驱动第四节点的信号，并基于第四节点的信号来产生用于选择第二字线的第二字线选择信号。
7.根据本公开的另外的实施例，一种半导体系统包括被配置为输出外部控制信号的控制器。该半导体系统还包括半导体器件。半导体器件被配置为升高基于外部控制信号而产生的行地址的至少一个比特位的电压电平以产生升压地址，基于行地址的其他比特位和升压地址来驱动第一节点的信号，基于第一节点的信号来驱动第二节点的信号，以及基于第二节点的信号来产生用于选择字线的字线选择信号。
附图说明
8.图1是图示根据本公开的实施例的半导体系统的配置的框图。
9.图2是图示根据本公开的实施例的半导体器件的结构的框图。
10.图3是图示根据本公开的实施例的行解码器的配置的图。
11.图4是图示根据本公开的另一实施例的行解码器的配置的图。
12.图5是图示根据本公开的又一实施例的行解码器的配置的图。
13.图6是根据本公开的实施例的源功率发生电路的电路图。
14.图7和图8是图示图6所示的源功率发生电路的操作的电路图。
15.图9是图示根据本公开的又一实施例的行解码器的配置的图。
16.图10是图示根据本公开的实施例的电子系统的配置的框图。
17.图11是图示根据本公开的另一实施例的电子系统的配置的框图。
具体实施方式
18.在实施例的以下描述中，当参数被称为“预先确定的”时，其可以意指在参数被用于处理或算法时参数的值是提前确定的。该参数的值可以在处理或算法开始时设置，或者可以在处理或算法执行期间设置。
19.应当理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来，并不旨在暗示元件的顺序或数量。因此，在一些实施例中的第一元件在其他实施例中可以被称为第二元件而不背离本公开的教导。
20.此外，应当理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，则不存在中间元件。
21.逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。此外，根据实施例，信号的逻辑电平可以设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为具有逻辑“低”电平。
22.术语“逻辑比特位组”可以表示信号中包括的比特位的逻辑电平的组合。当信号中包括的每个比特位的逻辑电平改变时，信号的逻辑比特位组可以被设置为不同。例如，在信号包括2个比特位的情况下，当信号中包括的2个比特位中的每一个的逻辑电平为“逻辑低电平，逻辑低电平”时，信号的逻辑比特位组可以被设置为第一逻辑比特位组，当信号中包括的两个比特位的逻辑电平为“逻辑低电平，逻辑高电平”时，该信号的逻辑比特位组可以被设置为第二逻辑比特位组。
23.下面将参考附图详细描述本公开的各种实施例。然而，本文所描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
24.图1是示出根据本公开的实施例的半导体系统1的配置的框图。如图1所示，半导体系统1可以包括控制器11和半导体器件13。
25.控制器11可以包括第一控制引脚11_1和第二控制引脚11_3。半导体器件13可以包括第一器件引脚13_1和第二器件引脚13_3。控制器11可以经由连接在第一控制引脚11_1和第一器件引脚13_1之间的第一传输线12_1向半导体器件13传送外部控制信号ca。在本实施
例中，外部控制信号ca可以包括命令和地址，但这仅仅是示例，本公开不限于此。第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1中的每一个可以根据外部控制信号ca的比特位数而被实施成多个。控制器11可以经由连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3向半导体器件13传送数据data。控制器11可以经由连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3来接收数据data。
26.半导体器件13可以包括地址解码器(add dec)113，其对外部控制信号ca进行解码以产生用于行操作的行地址(图2的radd)和用于列操作的列地址(图2的cadd)。行操作可以包括激活操作，列操作可以包括读取操作和写入操作。半导体器件13可以包括行解码器(row dec)115，其基于行地址(图2的radd)来控制选择存储单元阵列(图2的117)中所包括的字线中的至少一个的行操作。
27.图2是图示根据本公开的实施例的半导体器件13a的配置的框图。如图2所示，半导体器件13a可以包括命令解码器(com dec)111、地址解码器(add dec)113、行解码器(row dec)115、存储单元阵列(ma)117、列解码器(col dec)119、输入/输出缓冲器(i/o buf)121以及输入/输出控制电路(i/o cnt)123。
28.命令解码器111可以产生激活信号act、读取信号rd和写入信号wt。命令解码器111可以对包括在外部控制信号ca中的命令进行解码以产生激活信号act、读取信号rd和写入信号wt。当外部控制信号ca中包括的比特位具有第一逻辑比特位组时，命令解码器111可以产生在激活操作中被激活的激活信号act。当外部控制信号ca中包括的比特位具有第二逻辑比特位组时，命令解码器111可以产生在读取操作中被激活的读取信号rd。当外部控制信号ca中包括的比特位具有第三逻辑比特位组时，命令解码器111可以产生在写入操作中被激活的写入信号wt。外部控制信号ca的第一逻辑比特位组、第二逻辑比特位组和第三逻辑比特位组中的每一个可以根据实施例以各种方式进行设置。
29.地址解码器113可以对外部控制信号ca进行解码以产生用于行操作的行地址radd和用于列操作的列地址cadd。行操作可以包括激活操作，列操作可以包括读取操作和写入操作。
30.行解码器115可以基于行地址radd来选择存储单元阵列117中包括的字线中的至少一个。列解码器119可以基于列地址cadd来选择存储单元阵列117中包括的位线中的至少一个。
31.当写入操作被执行时，输入/输出缓冲器121可以缓冲数据data以生成全局数据gdq。当写入操作被执行时，输入/输出控制电路123可以从输入/输出缓冲器121接收全局数据gdq。当写入操作被执行时，输入/输出控制电路123可以从全局数据gdq产生要被储存在存储单元阵列117中的局部数据ldq。当读取操作被执行时，输入/输出控制电路123可以从存储单元阵列117所输出的局部数据ldq产生全局数据gdq。当读取操作被执行时，输入/输出缓冲器121可以从输入/输出控制电路123接收全局数据gdq。当读取操作被执行时，输入/输出缓冲器121可以缓冲全局数据gdq以输出数据data。
32.图3是图示根据本公开的实施例的行解码器115a的配置的图。如图3所示，行解码器115a可以包括电压设置电路211、字线选择信号发生电路213和地址输入电路215。
33.电压设置电路211可以包括第一pmos晶体管21_1和第二pmos晶体管21_2。第一pmos晶体管21_1可以连接在源功率vp的供应端子与第一节点n11之间，并且可以基于第二
节点n12的信号而导通。源功率vp可以通过泵浦从控制器(图1的11)施加的功率来产生。第二pmos晶体管21_2可以连接在源功率vp的供应端子与第二节点n12之间，并且可以基于第一节点n11的信号而导通。电压设置电路211可以通过被初始化为逻辑“高”电平的字线选择信号wlsb将第二节点n12的信号初始化为逻辑“低”电平，并且可以通过逻辑“低”电平的第二节点n12的信号将第一节点n11的信号初始化为逻辑“高”电平。当具有预设逻辑比特位组的行地址的第一至第三比特位radd《1:3》经由地址输入电路215被输入时，电压设置电路211可以通过被驱动到逻辑“低”电平的第一节点n11而将第二节点n12驱动到逻辑“高”电平。
34.字线选择信号发生电路213可以包括第三pmos晶体管21_3、第四nmos晶体管23_1和第五nmos晶体管23_2。第三pmos晶体管21_3可以连接在源功率vp的供应端子与第五节点n13之间，并且可以基于第二节点n12的信号而导通。第四nmos晶体管23_1可以连接在第五节点n13与地电压vss的供应端子之间，并且可以基于第二节点n12的信号而导通。第五nmos晶体管23_2可以连接在第二节点n12与地电压vss的供应端子之间，并且可以基于第五节点n13的信号而导通。字线选择信号发生电路213可以通过被初始化为逻辑“高”电平的字线选择信号wlsb将第二节点n12驱动到逻辑“低”电平。在初始化操作期间，字线选择信号wlsb可以通过复位信号(未示出)被驱动到逻辑“高”电平。当第二节点n12处于逻辑“低”电平时，字线选择信号发生电路213可以将字线选择信号wlsb驱动到逻辑“高”电平。当具有预设逻辑比特位组的行地址的第一至第三比特位radd《1:3》经由地址输入电路215被输入，第一节点n11被驱动到逻辑“低”电平，并且第二节点n12被驱动到逻辑“高”电平时，字线选择信号发生电路213可以将字线选择信号wlsb驱动到逻辑“低”电平。可以通过被驱动到逻辑“低”电平的字线选择信号wlsb来选择在存储单元阵列(图2的117)中包括的字线中的至少一个。在字线选择信号发生电路213中选择的字线可以包括主字线和子字线。字线选择信号发生电路213可以用作用于驱动字线的电路。
35.地址输入电路215可以包括升压电路(bst cir)217、第一nmos晶体管23_3、第二nmos晶体管23_4和第三nmos晶体管23_5。升压电路217可以升高行地址的第一比特位radd《1》以产生升压地址bsta。升压地址bsta可以被产生为具有比行地址的第一比特位radd《1》高的电压电平。例如，升压电路217可以产生与行地址的第一比特位radd《1》具有相同逻辑电平的升压地址bsta。根据实施例，升压电路217可以被实施为从行地址的第一比特位radd《1》产生具有反相逻辑电平的升压地址bsta。第一nmos晶体管23_3可以连接在第一节点n11和第三节点n14之间，并且可以基于升压地址bsta而导通。例如，第一nmos晶体管23_3可以在行地址的第一比特位radd《1》处于逻辑“高”电平时导通。第二nmos晶体管23_4可以连接在第三节点n14和第四节点n15之间，并且可以基于行地址的第二比特位radd《2》而导通。例如，第二nmos晶体管23_4可以在行地址的第二比特位radd《2》处于逻辑“高”电平时导通。第三nmos晶体管23_5可以连接在第四节点n15与地电压vss的供应端子之间，并且可以基于行地址的第三比特位radd《3》而导通。例如，第三nmos晶体管23_5可以在行地址的第三比特位radd《3》处于逻辑“高”电平时导通。
36.第一nmos晶体管23_3可以形成为包括比第二nmos晶体管23_4和第三nmos晶体管23_5厚的栅极氧化物层或者包括具有比它们高的介电常数的栅极氧化物层。因为第一nmos晶体管23_3的阈值电压被设置为大于第二nmos晶体管23_4和第三nmos晶体管23_5中每一
个的阈值电压，所以在截止的第一nmos晶体管23_3中产生的漏电流可以减少。因为第一nmos晶体管23_3通过被产生为具有比行地址的第一比特位radd《1》高的电压电平的升压地址bsta而导通，所以即使在低速操作状态下也可以确保足够的栅极电压。因此，可以防止导通定时被延迟，并且可以充分确保行操作和列操作之间的定时差从而防止行操作和列操作的劣化。低速操作状态可以包括处理状况缓慢的状态、从控制器(图1中的11)供应的电力的电压电平低的状态以及低温状态。
37.当行地址的第一至第三比特位radd《1:3》具有预设逻辑比特位组时，地址输入电路215可以将第一节点n11驱动到逻辑“低”电平。例如，在行地址的第一至第三比特位radd《1:3》预设逻辑比特位组中，行地址的第一比特位radd《1》、行地址的第二比特位radd《2》和行地址的第三比特位radd《3》可以全部被设置为逻辑“高”电平，但这仅仅是示例，本公开不限于此。
38.图4是图示根据本公开的另一实施例的行解码器115b的配置的图。如图4所示，行解码器115b可以包括第一电压设置电路221、第一字线选择信号发生电路223、第二电压设置电路225、第二字线选择信号发生电路227和地址输入电路229。
39.第一电压设置电路221可以包括第一pmos晶体管25_1和第二pmos晶体管25_2。第一pmos晶体管25_1可以连接在源功率vp的供应端子与第一节点n21之间，并且可以基于第三节点n22的信号而导通。第二pmos晶体管25_2可以连接在源功率vp的供应端子与第三节点n22之间，并且可以基于第一节点n21的信号而导通。第一电压设置电路221可以通过被初始化为逻辑“高”电平的第一字线选择信号wlsb1将第三节点n22的信号初始化为逻辑“低”电平，并且可以通过逻辑“低”电平的第三节点n22的信号将第一节点n21的信号初始化为逻辑“高”电平。当具有预设的第一逻辑比特位组的行地址的第一至第三比特位radd《1:3》经由地址输入电路229被输入时，第一电压设置电路221可以通过被驱动到逻辑“低”电平的第一节点n21将第三节点n22驱动到逻辑“高”电平。
40.第一字线选择信号发生电路223可以包括第三pmos晶体管25_3、第五nmos晶体管27_1和第六nmos晶体管27_2。第三pmos晶体管25_3可以连接在源功率vp的供应端子与第七节点n23之间，并且可以基于第三节点n22的信号而导通。第五nmos晶体管27_1可以连接在第七节点n23与地电压vss的供应端子之间，并且可以通过第三节点n22的信号导通。第六nmos晶体管27_2可以连接在第三节点n22与地电压vss的供应端子之间，并且可以基于第七节点n23的信号而导通。第一字线选择信号发生电路223可以通过被初始化为逻辑“高”电平的第一字线选择信号wlsb1将第三节点n22驱动到逻辑“低”电平。在初始化操作期间，第一字线选择信号wlsb1可以被复位信号(未示出)驱动到逻辑“高”电平。当第三节点n22处于逻辑“低”电平时，第一字线选择信号发生电路223可以将第一字线选择信号wlsb1驱动到逻辑“高”电平。当具有预设的第一逻辑比特位组的行地址的第一至第三比特位radd《1:3》经由地址输入电路229被输入，第一节点n21被驱动到逻辑“低”电平，并且第三节点n22被驱动到逻辑“高”电平时，第一字线选择信号发生电路223可以将第一字线选择信号wlsb1驱动到逻辑“低”电平。可以通过被驱动到逻辑“低”电平的第一字线选择信号wlsb1来选择存储单元阵列(图2的117)中包括的字线中的至少一个。
41.第二电压设置电路225可以包括第四pmos晶体管25_4和第五pmos晶体管25_5。第四pmos晶体管25_4可以连接在源功率vp的供应端子与第二节点n24之间，并且可以基于第
四节点n25的信号而导通。第五pmos晶体管25_5可以连接在源功率vp的供应端子与第四节点n25之间，并且可以基于第二节点n24的信号而导通。第二电压设置电路225可以通过被初始化为逻辑“高”电平的第二字线选择信号wlsb2将第四节点n25的信号初始化为逻辑“低”电平，并且可以通过逻辑“低”电平的第四节点n25的信号将第二节点n24的信号初始化为逻辑“高”电平。当具有预设的第二逻辑比特位组的行地址的第一至第三比特位radd《1:3》经由地址输入电路229被输入时，第二电压设置电路225可以通过被驱动到逻辑“低”电平的第二节点n24将第四节点n25驱动到逻辑“高”电平。
42.第二字线选择信号发生电路227可以包括第六pmos晶体管25_6、第七nmos晶体管27_3和第八nmos晶体管27_4。第六pmos晶体管25_6可以连接在源功率vp的供应端子与第八节点n26之间，并且可以基于第四节点n25的信号而导通。第七nmos晶体管27_3可以连接在第八节点n26与地电压vss的供应端子之间，并且可以通过第四节点n25的信号而导通。第八nmos晶体管27_4可以连接在第四节点n25与地电压vss的供应端子之间，并且可以基于第八节点n26的信号而导通。第二字线选择信号发生电路227可以通过被初始化为逻辑“高”电平的第二字线选择信号wlsb2将第四节点n25驱动到逻辑“低”电平。在初始化操作期间，第二字线选择信号wlsb2可以被复位信号(未示出)驱动到逻辑“高”电平。当第四节点n25处于逻辑“低”电平时，第二字线选择信号发生电路227可以将第二字线选择信号wlsb2驱动到逻辑“高”电平。当具有预设的第二逻辑比特位组的行地址的第一至第三比特位radd《1:3》经由地址输入电路229被输入，第二节点n24被驱动到逻辑“低”电平，并且第四节点n25被驱动到逻辑“高”电平时，第二字线选择信号发生电路227可以将第二字线选择信号wlsb2驱动到逻辑“低”电平。可以通过被驱动到逻辑“低”电平的第二字线选择信号wlsb2来选择存储单元阵列(图2的117)中包括的字线中的至少一个。
43.地址输入电路229可以包括第一升压电路(bst cir(1))231、第二升压电路(bst cir(2))233、第一nmos晶体管27_5、第四nmos晶体管27_6、第二nmos晶体管27_7和第三nmos晶体管27_8。
44.第一升压电路231可以升高行地址的第一比特位radd《1》以产生第一升压地址bsta1。第一升压地址bsta1可以被产生为具有比行地址的第一比特位radd《1》高的电压电平。例如，第一升压电路231可以产生具有与行地址的第一比特位radd《1》相同逻辑电平的第一升压地址bsta1。
45.第二升压电路233可以升高反相行地址的第一比特位radb《1》以产生第二升压地址bsta2。反相行地址的第一比特位radb《1》可以通过将行地址的第一比特位radd《1》反相而产生。第二升压地址bsta2可以被产生为具有比反相行地址的第一比特位radb《1》高的电压电平。例如，第二升压电路233可以产生具有与反相行地址的第一比特位radb《1》相同逻辑电平的第二升压地址bsta2。
46.第一nmos晶体管27_5可以连接在第一节点n21和第五节点n27之间，并且可以基于第一升压地址bsta1而导通。例如，当行地址的第一比特位radd《1》处于逻辑“高”电平时，第一nmos晶体管27_5可以通过被产生为具有逻辑“高”电平的第一升压地址bsta1而导通。第四nmos晶体管27_6可以连接在第二节点n24和第五节点n27之间，并且可以基于第二升压地址bsta2而导通。例如，当反相行地址的第一比特位radb《1》处于逻辑“高”电平时，第四nmos晶体管27_6可以通过被产生为具有逻辑“高”电平的第二升压地址bsta2而导通。第二nmos
晶体管27_7可以连接在第五节点n27和第六节点n28之间，并且可以基于行地址的第二比特位radd《2》而导通。例如，第二nmos晶体管27_7可以在行地址的第二比特位radd《2》处于逻辑“高”电平时导通。第三nmos晶体管27_8可以连接在第六节点n28与地电压vss的供应端子之间，并且可以基于行地址的第三比特位radd《3》而导通。例如，第三nmos晶体管27_8可以在行地址的第三比特位radd《3》处于逻辑“高”电平时导通。
47.第一nmos晶体管27_5和第四nmos晶体管27_6中的每一个可以被形成为包括比第二nmos晶体管27_7和第三nmos晶体管27_8中的每一个厚的栅极氧化物层，或者可以被形成为包括具有比它们高的介电常数的栅极氧化物层。因为第一nmos晶体管27_5和第四nmos晶体管27_6中的每一个的阈值电压可以被设置为大于第二nmos晶体管27_7和第三nmos晶体管27_8中的每一个的阈值电压，所以在被截止的第一nmos晶体管27_5和第四nmos晶体管27_6的每一个中产生的漏电流可以减小。第一nmos晶体管27_5可以通过被产生为具有比行地址的第一比特位radd《1》高的电压电平的第一升压地址bsta1来导通，并且第四nmos晶体管27_6可以通过被产生为具有比反相行地址的第一比特位radb《1》的电压电平高的第二升压地址bsta2而导通。因此，即使在低速操作状态下也可以确保足够的栅极电压，从而可以防止导通定时被延迟并且可以充分确保行操作和列操作之间的定时差从而防止行操作和列操作的劣化。
48.当行地址的第一至第三比特位radd《1:3》具有预设的第一逻辑比特位组时，地址输入电路229可以将第一节点n21驱动到逻辑“低”电平。例如，在行地址的第一至第三比特位radd《1:3》的预设的第一逻辑比特位组中，行地址的第一比特位radd《1》、行地址的第二比特位radd《2》和行地址的第三比特位radd《3》可以全部被设置为逻辑“高”电平，但这仅是示例，本公开不限于此。当行地址的第一至第三比特位radd《1:3》具有预设的第二逻辑比特位组时，地址输入电路229可以将第二节点n24驱动到逻辑“低”电平。例如，在行地址的第一至第三比特位radd《1:3》的预设的第二逻辑比特位组中，行地址的第一比特位radd《1》可以被设置为逻辑“低”电平，并且行地址的第二比特位radd《2》和行地址的第三比特位radd《3》可以都被设置为逻辑“高”电平，但这仅是示例，本公开不限于此。
49.图5是图示根据本公开的又一实施例的行解码器115c的配置的图。如图5所示，行解码器115c可以包括源功率发生电路(vp gen)210、电压设置电路211a、字线选择信号发生电路213a和地址输入电路215a。
50.源功率发生电路210可以基于温度电压vtemp和参考电压vref来产生源功率vp。温度电压vtemp可以设置为具有根据温度而变化的电压电平。例如，温度电压vtemp可以被设置为具有随着温度降低而变高的电压电平，并且可以被设置为具有随着温度升高而变低的电压电平。参考电压vref可以被设置为具有用于将温度电压vtemp的电压电平区段划分为低温状态和高温状态的电压电平。例如，在低温状态下，温度电压vtemp可以被设置为具有比参考电压vref高的电压电平，并且在高温状态下，温度电压vtemp可以被设置为具有低于或等于参考电压vref的电压电平。源功率发生电路210可以产生在低温状态下比在高温状态下具有更高电压电平的源功率vp。稍后将参考图6至图8描述源功率发生电路210的更详细的配置和操作。
51.因为电压设置电路211a、字线选择信号发生电路213a和地址输入电路215a可以分别以与图3中所示的电压设置电路211、字线选择信号发生电路213和地址输入电路215相同
的方式来实施，所以这里将省略对配置和操作的详细描述。
52.行解码器115c可以包括源功率发生电路210以在低温状态下基于电压电平比高温状态下的电压电平更高的源功率来驱动字线。因此，还具有在低温状态下通过充分确保行操作和列操作之间的定时差来防止行操作和列操作劣化的效果。
53.图6是图示根据本公开的实施例的源功率发生电路210a的图。如图6所示，源功率发生电路210a可以包括比较器311、反相器313和315以及pmos晶体管317和319。
54.比较器311可以将温度电压vtemp和参考电压vref进行比较以产生比较信号com。当在低温状态下温度电压vtemp具有比参考电压vref高的电压电平时，比较器311可以产生逻辑“高”电平的比较信号com。当在高温状态下温度电压vtemp的电压电平等于或小于参考电压vref的电压电平时，比较器311可以产生逻辑“低”电平的比较信号com。
55.反相器313可以对比较信号com进行反向缓冲以产生第一开关信号sw1。反相器315可以反向缓冲第一开关信号sw1以产生第二开关信号sw2。pmos晶体管317可以基于第一开关信号sw1而导通以将源功率vp驱动到第一源功率vp1。pmos晶体管319可以基于第二开关信号sw2导通以将源功率vp驱动到第二源功率vp2。第一源功率vp1可以被设置为具有比第二源功率vp2高的电压电平。例如，第二源功率vp2可以被设置为从控制器(图1中的11)供应的电源电压(未示出)，并且第一源功率vp1可以被设置为具有高于所述电源电压(未显示)并且低于温度电压vtemp的电压电平。因为pmos晶体管317在低温状态下导通以将源功率vp驱动到第一源功率vp1，而pmos晶体管319在高温状态下导通以将源功率vp驱动到第二源功率vp2，因此相比在高温状态下，源功率vp可以在低温状态下被驱动到更高的电压电平。
56.图7和图8是图示图6所示的源功率发生电路210a的操作的电路图。源功率发生电路210a的操作被划分为低温状态下的操作和高温状态下的操作，并将参考图7和图8描述如下。
57.如图7所示，因为温度电压vtemp在低温状态下具有比参考电压vref高的电压电平，所以比较信号com可以被产生为具有逻辑“高”电平
‘
h’，第一开关信号sw1可以被产生为具有逻辑“低”电平
‘
l’，并且第二开关信号sw2可以被产生为具有逻辑“高”电平
‘
h’。因为pmos晶体管317通过逻辑“低”电平
‘
l’的第一开关信号sw1导通，所以源功率vp可以被驱动到第一源功率vp1。
58.如图8所示，因为温度电压vtemp在高温状态下具有等于或小于参考电压vref的电压电平的电压电平，所以比较信号com可以被产生为具有逻辑“低”电平
‘
l’，第一开关信号sw1可以被产生为具有逻辑“高”电平
‘
h’，并且第二开关信号sw2可以被产生为具有逻辑“低”电平
‘
l’。因为pmos晶体管319通过逻辑“低”电平
‘
l’的第二开关信号sw2导通，所以源功率vp可以被驱动到第二源功率vp2。
59.图9是图示根据本公开的又一实施例的行解码器115d的配置的图。如图9所示，行解码器115d可以包括源功率发生电路(vp gen)220、第一电压设置电路221a、第一字线选择信号发生电路223a、第二电压设置电路225a、第二字线选择信号发生电路227a和地址输入电路229a。
60.源功率发生电路220可以基于温度电压vtemp和参考电压vref来产生源功率vp。温度电压vtemp可以被设置为具有根据温度而变化的电压电平。例如，温度电压vtemp可以被设置为具有随着温度降低而变高的电压电平，并且可以被设置为具有随着温度升高而变低
的电压电平。参考电压vref可以被设置为具有用于将温度电压vtemp的电压电平区段划分为低温状态和高温状态的电压电平。例如，在低温状态下，温度电压vtemp可以被设置为具有比参考电压vref高的电压电平，并且在高温状态下，温度电压vtemp可以被设置为电压电平低于或等于参考电压vref的电压电平。相比在高温状态下，源功率发生电路210可以产生在低温状态下具有更高电压电平的源功率vp。
61.因为第一电压设置电路221a、第一字线选择信号发生电路223a、第二电压设置电路225a、第二字线选择信号发生电路227a和地址输入电路229a可以分别与图3所示的电压设置电路211、第一字线选择信号发生电路223、第二电压设置电路225、第二字线选择信号发生电路227和地址输入电路229相同的方式来实施，所以这里将省略对配置和操作的详细描述。
62.行解码器115d可以包括源功率发生电路220，以基于在低温状态下比在高温状态下具有更高电压电平的源功率来驱动字线。因此，还具有通过在低温状态下充分确保行操作和列操作之间的定时差来防止行操作和列操作劣化的效果。
63.以上参考图1描述的半导体器件13和以上参考图2描述的半导体器件13a可以应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，参考图10，根据本公开实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
64.数据储存单元1001可以根据来自存储器控制器1002的控制信号来储存从存储器控制器1002施加的数据并且读取所储存的数据以将数据输出到存储器控制器1002。数据储存单元1001可以包括上面参考图1描述的半导体器件13或者上面参考图2描述的半导体器件13a。此外，数据储存单元1001可以包括非易失性存储器，该非易失性存储器即使在断电时也能够持续的储存数据而不会丢失数据。非易失性存储器可以通过利用例如nor闪存和nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移矩随机存取存储器(sttram)和磁性随机存取存储器(mram)的快闪存储器件来实施。
65.存储器控制器1002可以对经由输入/输出接口1004从外部设备(主机设备)施加的命令进行解码，并根据解码结果来控制数据储存单元1001和缓冲存储器1003的数据输入/输出。尽管存储器控制器1002在图10中被示为一个块，但是存储器控制器1002可以独立地包括用于控制数据储存单元1001的控制器和用于控制缓冲存储器1003(其为易失性存储器)的控制器。存储器控制器1002可以包括上面参考图1描述的控制器11。
66.缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据，即，向/从数据储存单元1001输入/输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据data。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)等。
67.输入/输出接口1004可以提供存储器控制器1002和外部设备(主机)之间的物理连接，以使存储器控制器1002能够从外部设备接收用于数据输入/输出的控制信号并与外部设备交换数据。输入/输出接口1004可以包括各种接口协议之一，诸如usb、mmc、pci-e、sas、sata、pata、scsi、esdi或ide等。
68.电子系统1000可以用作主机设备的辅助储存设备或外部储存设备。电子系统1000
可以包括固态盘(ssd)、通用串行总线存储器、安全数字(sd)卡、迷你安全数字卡(msd)、微型安全数字卡(micro sd)、安全数字高容量(sdhc)、记忆棒卡、智能媒体卡(sm)、多媒体卡(mmc)、嵌入式mmc(emmc)或紧凑型闪存(cf)等。
69.图11是图示根据本公开的另一实施例的电子系统2000的配置的框图。如图11所示，电子系统2000可以包括主机2100和半导体系统2200。
70.主机2100和半导体系统2200可以利用接口协议向彼此发送信号。主机2100和半导体系统2200之间使用的接口协议可以包括多媒体卡(mmc)、增强型小型磁盘接口(esdi)、集成驱动电子设备(ide)、外围组件互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行连接scsi(sas)或通用串行总线(usb)等。
71.半导体系统2200可以包括控制器2300和半导体器件2400(1:k)。控制器2300可以控制半导体器件2400(1:k)来执行激活操作、读取操作和写入操作。半导体器件2400(1:k)中的每一个可以将经由升压电路(图3的217，图4的231和233)产生的升压地址(图3的bsta，图4的bsta1和bsta2)施加给地址输入电路(图3的215，以及图4的229)的nmos晶体管(图3的23_3、图4的27_5和27_6)，使得即使mos晶体管(图3的23_3，图4的27_5和27_6)的阈值电压增大，由于升压地址(图3的bsta，图4的bsta1和bsta2)，仍可以防止mos晶体管的导通定时被延迟，并且充分确保行操作和列操作之间的定时差从而防止行操作和列操作的劣化。
72.控制器2300可以被实施为上面参考图1描述的控制器11。半导体器件2400(1:k)中的每一个可以被实施为上面参考图1描述的半导体器件13或上面参考图2描述的半导体器件13a。半导体器件2400(1:k)中的每一个可以利用动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)和铁电随机存取存储器(fram)中的一种来实施。
73.已经结合如上所述的一些实施例公开了构思。本领域技术人员将理解，在不背离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，本说明书中公开的实施例不应该从限制性的角度来考虑，而应从说明性的角度来考虑。构思的范围不限于以上描述，而是由所附权利要求来限定，在等同范围内的所有区别特征均应解释为包含在所述构思中。

技术特征：
1.一种半导体器件，包括：地址输入电路，其升高行地址的至少一个比特位的电压电平以产生升压地址，以及基于所述行地址的其他比特位和所述升压地址来驱动第一节点的信号；和字线选择信号发生电路，其基于所述第一节点的信号来驱动第二节点的信号，以及基于所述第二节点的信号来产生用于选择字线的字线选择信号。2.根据权利要求1所述的半导体器件，其中，所述地址输入电路将所述升压地址产生为具有比所述行地址的至少一个比特位高的电压电平。3.根据权利要求1所述的半导体器件，其中，所述行地址包括第一比特位、第二比特位和第三比特位，以及其中，所述地址输入电路包括：升压电路，其升高所述行地址的所述第一比特位以产生所述升压地址；和第一nmos晶体管，其基于所述升压地址而导通。4.根据权利要求3所述的半导体器件，其中，所述第一nmos晶体管连接在所述第一节点与第三节点之间，其中，所述地址输入电路还包括串联在所述第三节点与地电压的供应端子之间的第二nmos晶体管和第三nmos晶体管，其中，所述第二nmos晶体管基于所述行地址的所述第二比特位而导通，以及其中，所述第三nmos晶体管基于所述行地址的所述第三比特位而导通。5.根据权利要求4所述的半导体器件，其中，所述第一nmos晶体管包括至少以下之一：比所述第二nmos晶体管和所述第三nmos晶体管中的每一个厚的栅极氧化物层；和具有比所述第二nmos晶体管和所述第三nmos晶体管中的每一个高的介电常数的栅极氧化物层。6.根据权利要求1所述的半导体器件，还包括电压设置电路，所述电压设置电路：基于所述第一节点的信号来驱动所述第二节点的信号；以及基于所述第二节点的信号来驱动所述第一节点的信号。7.根据权利要求1所述的半导体器件，其中，所述字线选择信号发生电路：基于所述第二节点的信号来驱动所述字线选择信号；以及基于所述字线选择信号来初始化所述第二节点。8.根据权利要求1所述的半导体器件，还包括：源功率发生电路，所述源功率发生电路产生源功率，相比于在高温状态下，所述源功率在低温状态下具有更高的电压电平。9.根据权利要求8所述的半导体器件，其中，所述字线选择信号发生电路基于所述第二节点的信号将所述字线选择信号驱动到所述源功率。10.一种半导体器件，包括：地址输入电路，其基于行地址的至少一个比特位来产生第一升压地址和第二升压地址，基于所述行地址的其他比特位和所述第一升压地址来驱动第一节点的信号，以及基于所述行地址的其他比特位和所述第二升压地址来驱动第二节点的信号；第一字线选择信号发生电路，其基于所述第一节点的信号来驱动第三节点的信号，以及基于所述第三节点的信号来产生用于选择第一字线的第一字线选择信号；和第二字线选择信号发生电路，其基于所述第二节点的信号来驱动第四节点的信号，以
及基于所述第四节点的信号来产生用于选择第二字线的第二字线选择信号。11.根据权利要求10所述的半导体器件，其中，所述地址输入电路将所述第一升压地址和所述第二升压地址产生为各自具有比所述行地址的至少一个比特位高的电压电平。12.根据权利要求10所述的半导体器件，其中，所述行地址包括第一比特位、第二比特位和第三比特位，以及其中，所述地址输入电路包括：第一升压电路，其升高所述行地址的所述第一比特位以产生所述第一升压地址；和第一nmos晶体管，其基于所述第一升压地址而导通。13.根据权利要求12所述的半导体器件，其中，所述第一nmos晶体管连接在所述第一节点与第五节点之间，其中，所述地址输入电路还包括串联连接在所述第五节点与地电压的供应端子之间的第二nmos晶体管和第三nmos晶体管，其中，所述第二nmos晶体管基于所述行地址的所述第二比特位而导通，以及其中，所述第三nmos晶体管基于所述行地址的所述第三比特位而导通。14.根据权利要求13所述的半导体器件，其中，所述第一nmos晶体管包括至少以下之一：比所述第二nmos晶体管和所述第三nmos晶体管中的每一个厚的栅极氧化物层；和具有比所述第二nmos晶体管和所述第三nmos晶体管中的每一个高的介电常数的栅极氧化物层。15.根据权利要求10所述的半导体器件，其中，所述行地址包括第一比特位、第二比特位和第三比特位，以及其中，所述地址输入电路包括：第二升压电路，其将通过对所述行地址的所述第一比特位进行反相缓冲而得到的反相行地址的第一比特位升高以产生第二升压地址；和第四nmos晶体管，其基于所述第二升压地址而导通。16.根据权利要求15所述的半导体器件，其中，所述第四nmos晶体管连接在所述第二节点与第五节点之间，以及其中，所述地址输入电路还包括串联连接在所述第五节点与地电压的供应端子之间的第二nmos晶体管和第三nmos晶体管，其中，所述第二nmos晶体管基于所述行地址的所述第二比特位而导通，以及其中，所述第三nmos晶体管基于所述行地址的所述第三比特位而导通。17.根据权利要求10所述的半导体器件，还包括第一电压设置电路，所述第一电压设置电路：基于所述第一节点的信号来驱动所述第三节点的信号；以及基于所述第三节点的信号来驱动所述第一节点的信号。18.根据权利要求10所述的半导体器件，还包括第二电压设置电路，所述第二电压设置电路：基于所述第二节点的信号来驱动所述第四节点的信号；以及基于所述第四节点的信号来驱动所述第二节点的信号。
19.根据权利要求10所述的半导体器件，其中，所述第一字线选择信号发生电路：基于所述第三节点的信号来驱动所述第一字线选择信号；以及基于所述第一字线选择信号来初始化所述第三节点。20.根据权利要求10所述的半导体器件，其中，所述第二字线选择信号发生电路：基于所述第四节点的信号来驱动所述第二字线选择信号；以及基于所述第二字线选择信号来初始化所述第四节点。21.根据权利要求10所述的半导体器件，还包括源功率发生电路，所述源功率发生电路产生源功率，相比于在高温状态下，所述源功率在低温状态下具有更高的电压电平。22.根据权利要求21所述的半导体器件，其中，所述第一字线选择信号发生电路基于所述第三节点的信号将所述第一字线选择信号驱动到所述源功率。23.一种半导体系统，包括：控制器，其输出外部控制信号；和半导体器件，所述半导体器件：升高基于所述外部控制信号而产生的行地址的至少一个比特位的电压电平以产生升压地址，基于所述行地址的其他比特位和所述升压地址来驱动第一节点的信号，基于所述第一节点的信号来驱动第二节点的信号，以及基于所述第二节点的信号来产生用于选择字线的字线选择信号。24.根据权利要求23所述的半导体系统，其中，所述控制器将所述外部控制信号施加到所述半导体器件，以及其中，所述半导体器件将所述外部控制信号解码以产生用于行操作的激活信号和所述行地址。

技术总结
公开了半导体器件和半导体系统。半导体器件包括地址输入电路，该地址输入电路被配置为升高行地址的至少一个比特位的电压电平以产生升压地址，以及基于行地址和升压地址的其他比特位来驱动第一节点的信号。该半导体器件还包括字线选择信号发生电路，其被配置为基于第一节点的信号来驱动第二节点的信号，以及基于第二节点的信号来产生用于选择字线的字线选择信号。择信号。择信号。


技术研发人员：黄正振 刘圣女 崔珉准
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.07.04
技术公布日：2023/7/25