HEMT器件及其制备方法与流程

hemt器件及其制备方法
技术领域
1.本技术涉及电路技术领域，尤其涉及一种hemt器件及其制备方法。


背景技术：

2.高电子迁移率晶体管(high electron mobility transistors，hemt)具有高击穿电压、低导通电阻、高开关速度和高能量转换效率等优异性能；cmos具有集成度高和功耗低等优势，将hemt和cmos集成在同一衬底上，可以显著提高器件的综合性能，因此，与cmos单片集成的hemt器件(亦可称为互补型hemt)被越来越广泛地应用于电动汽车、电网、和电力电子等领域。
3.互补型的hemt器件同时包括p沟道金属氧化物半导体(p-metal-oxide-semiconductor，pmos)和n沟道金属氧化物半导体(n-metal-oxide-semiconductor，nmos)，pmos和nmos形成在同一衬底上。
4.由于互补型hemt器件是由两个mos管构成，因此，互补型hemt器件的尺寸通常比较大，这样也会影响hemt器件的导通电阻。


技术实现要素：

5.有鉴于此，本技术实施例提供一种hemt器件及其制作方法，用于减小hemt器件尺寸，进而减小hemt器件的导通电阻。
6.为了实现上述目的，第一方面，本技术实施例提供一种hemt器件，包括：衬底层、缓冲层、第一沟道层、势垒层、第二沟道层、半导体层，第一栅极介质层、第一源电极、第一漏电极和第一栅电极、隔离层、第二源电极、第二漏电极和第二栅电极、第二栅极介质层；
7.所述衬底层、所述缓冲层、所述第一沟道层、所述势垒层和所述第二沟道层自下而上层叠设置；
8.所述半导体层包括：间隔设置的pmos半导体层和nmos半导体层；
9.所述pmos半导体层位于所述第二沟道层上，第一源电极和第一漏电极设置在所述pmos半导体层上，并分布在所述pmos半导体层的两侧；所述第一栅极介质层位于所述第一源电极和所述第一漏电极之间，形成底部嵌入所述第二沟道层中的凹槽结构；所述第一栅电极位于所述第一栅极介质层上；
10.所述nmos半导体层位于所述势垒层上，所述第二栅电极位于所述nmos半导体层上；所述隔离层位于所述第一源电极和所述第二栅电极之间，形成底部接触所述势垒层的凹槽结构；
11.所述第二源电极和第二漏电极位于所述第一沟道层上，其中，所述第二源电极位于所述nmos半导体层远离所述pmos半导体层的一侧；所述第二漏电极位于所述pmos半导体层远离所述nmos半导体层的一侧，并且与所述第一漏电极接触；所述第二栅极介质层位于所述第二栅电极和所述第二源电极之间，且底部接触所述势垒层。
12.作为本技术实施例一种可选的实施方式，所述半导体层为p型半导体层。
13.作为本技术实施例一种可选的实施方式，所述p型半导体层包括自下而上层叠设置的第一半导体层和第二半导体层。
14.作为本技术实施例一种可选的实施方式，所述第二半导体层的掺杂浓度高于所述第一半导体层的掺杂浓度。
15.作为本技术实施例一种可选的实施方式，所述第一漏电极与所述pmos半导体层之间，以及，所述第一源电极与所述pmos半导体层之间均为欧姆接触；所述第一栅电极与所述第一栅极介质层之间，以及，所述第二栅电极与所述nmos半导体层之间均为肖特基接触。
16.作为本技术实施例一种可选的实施方式，所述第一沟道层和所述第二沟道层均为非故意掺杂的氮化物层。
17.作为本技术实施例一种可选的实施方式，所述势垒层由含铝组分的氮化物生成。
18.作为本技术实施例一种可选的实施方式，所述hemt器件还包括：钝化层，所述钝化层覆盖所述第二漏电极、所述第一漏电极与所述第一栅电极之间的第一栅极介质层、所述第一栅电极与所述第一源电极之间的第一栅极介质层、所述隔离层、所述第二栅极介质层和所述第二源电极。
19.作为本技术实施例一种可选的实施方式，所述第一源电极、所述第一漏电极、所述第一栅电极、所述第二源电极、所述第二栅电极和所述第二漏电极的材料均包括钛、铝、镍、金、钽中的一种或多种。
20.第二方面，本技术实施例提供一种hemt器件的制备方法，用于制备如上述第一方面所述的hemt器件，所述方法包括：
21.在衬底层表面依次生长缓冲层、第一沟道层、势垒层和第二沟道层；
22.对部分所述第二沟道层进行刻蚀后，在所述势垒层和所述第二沟道层上生长半导体层；
23.对所述半导体层和所述第二沟道层进行刻蚀，形成pmos半导体层、nmos半导体层、位于所述pmos半导体层中的栅极凹槽、位于所述pmos半导体层和所述nmos半导体层之间的隔离凹槽，并去除所述pmos半导体层远离所述nmos半导体层一侧的势垒层以及去除所述nmos半导体层远离所述pmos半导体层一侧的势垒层；
24.在所述栅极凹槽、所述隔离凹槽和所述nmos半导体层远离所述pmos半导体层一侧的势垒层上沉积绝缘介质，形成第一栅极介质层、隔离层和第二栅极介质层；
25.沉积金属层，形成第二漏电极、第一漏电极、第一栅电极、第一源电极、第二栅电极和第二源电极。
26.本技术实施例提供的技术方案，通过将第二源电极设置在nmos半导体层远离pmos半导体层的一侧，将第二漏电极设置在pmos半导体层远离nmos半导体层的一侧，与第一漏电极直接接触，可以减小hemt器件的尺寸，从而可以减小hemt器件的导通电阻；另外，在第二沟道层上制备p型半导体层可以耗尽势垒层和第一沟道层之间的二维电子气，还可以在第二沟道层与势垒层的界面处形成二维空穴气，形成pmos的导电沟道,提高了pmos器件的输出电流。
附图说明
27.图1为本技术实施例提供的一种hemt器件的结构示意图；
28.图2a-图2h为本技术实施例提供的hemt器件的制备过程示意图。
具体实施方式
29.下面结合本技术实施例中的附图对本技术实施例进行描述。本技术实施例的实施方式部分使用的术语仅用于对本技术的具体实施例进行解释，而非旨在限定本技术。
30.首先介绍本技术实施例提供的hemt器件的结构。
31.图1是本技术实施例提供的hemt器件的结构示意图，如图1所示，本实施例提供的hemt器件可以包括：衬底层10、缓冲层20、第一沟道层30、势垒层40、第二沟道层50、半导体层60、第一栅极介质层701、第二栅极介质层702、第一源电极s1、第一漏电极d1和第一栅电极g1、第二源电极s2、第二漏电极d2、第二栅电极g2和隔离层80。
32.其中，衬底层10、缓冲层20、第一沟道层30、势垒层40和第二沟道层50自下而上层叠设置。
33.衬底层10可以由硅(si)、蓝宝石或碳化硅(sic)等材料生成；缓冲层20可以由高阻抗的氮化镓(gan)生成，也可以由氮化铝镓(algan)生成；第一沟道层30可以由未故意掺杂的gan生成，以减小阻抗，提升二维电子气(2dimensional electron gas，2deg)的浓度。
34.在一些实施例中，势垒层40可以由氮铝化物生成，比如氮化铝镓(algan)、氮化铟铝(inaln)等，以更好的形成异质结。
35.在一些实施例中，可以采用氮化铝镓(algan)作为势垒层40，以提高势垒层40上下表面分别形成生成二维空穴(2dimensional holegas，2dhg)和2deg的浓度；第二沟道层50可以由未故意掺杂的gan生成，以减小阻抗，提高2dhg的浓度。
36.半导体层60可以是p型半导体层，也可以是n型半导体层或非故意掺杂的半导体层，本技术实施例对此不做特别限定。在一些实施例中，为了提高2deg和2dhg的迁移速率，半导体层60采用p型半导体层。
37.半导体层60可以包括一层，也可以包括多层，图1中是以半导体层60包括自下而上层叠设置的第一半导体层601和第二半导体层602为例进行示例性说明。
38.其中，第二半导体层602的掺杂浓度可以高于第一半导体层601的掺杂浓度。
39.半导体层60包括：间隔设置的pmos半导体层和nmos半导体层，如上所述，半导体层60包括第一半导体层601和第二半导体层602，对应地，第一半导体层601可以包括第一pmos半导体层601a和第一nmos半导体层601b，第二半导体层602可以包括第二pmos半导体层602a和第二nmos半导体层602b。也即，pmos半导体层可以包括第一pmos半导体层601a和第二pmos半导体层602a；nmos半导体层可以包括第一nmos半导体层601b和第二nmos半导体层602b。
40.pmos半导体层和nmos半导体层均可以由p型的氮化镓(gan)/p型的氮镁化镓(mggan)/p型的氮铟化镓(ingan)/p型的氧化镍(nio)/p型的氧化锡(sno)构成，为了提升2deg和2dhg的浓度，使2deg和2dhg有更好的迁移速率，在本技术的一些实施例中，采用p型gan材料生成半导体层60。
41.具体地，pmos半导体层位于第二沟道层50上，第一源电极s1和第一漏电极d1设置在第二pmos半导体层602a上，并分布在第二pmos半导体层602a的两侧；第一栅极介质层701位于第一源电极s1和第一漏电极d1之间，形成底部嵌入第二沟道层50中的凹槽结构；第一
栅电极g1位于第一栅极介质层701上。
42.nmos半导体层位于势垒层40上，第二栅电极g2位于nmos半导体层上，隔离层80位于第一源电极s1和第二栅电极g2之间，形成底部接触势垒层40的凹槽结构；第二源电极s2和第二漏电极d2位于第一沟道层30上，其中，第二源电极s2位于nmos半导体层远离pmos半导体层的一侧；第二漏电极d2位于pmos半导体层远离nmos半导体层的一侧，并且与第一漏电极d1接触；第二栅极介质层702位于第二栅电极g2和第二源电极s2之间，且底部接触势垒层40。
43.可以理解的是，上述的第一漏电极d1、第一栅电极g1和第一源电极s1组成pmos结构的三个电极；第二漏电极d2、第二栅电极g2和第二源电极s2组成nmos结构的三个电极。即，第一漏电极d1为pmos的漏电极，第一栅电极g1为pmos的栅电极，第一源电极s1为nmos的源电极，第二漏电极d2为nmos的漏电极，第二栅电极g2为nmos的栅电极，第二源电极s2为nmos的源电极。
44.其中，第一栅极介质层701和第二栅极介质层702均可以采用绝缘材料构成，以便hemt器件在工作时，栅极处的电压会在沟道区中形成电场，切断电流。
45.第一源电极s1、第一漏电极d1、第一栅电极g1、第二源电极s2、第二栅电极g2和第二漏电极d2的材料均可以包括钛、铝、镍、金、钽中的一种或多种。
46.第一漏电极d1与pmos半导体层之间、第一源电极s1与pmos半导体层之间、第一栅电极g1与第一栅极介质层701之间、第二栅电极g2与nmos半导体层之间，可以采用欧姆接触或肖特基接触。
47.在一些实施例中，第一漏电极d1与pmos半导体层之间，以及，第一源电极s1与pmos半导体层之间均为欧姆接触；第一栅电极g1与第一栅极介质层701之间，以及，第二栅电极g2与nmos半导体层之间均为肖特基接触。通过采用该种方式，来提高电子或者空穴的迁移速率。
48.隔离层80可以采用绝缘材料构成，以便隔离pmos半导体层和nmos半导体层。
49.在本技术的一些实施例中，hemt器件还可以包括钝化层90，以起到保护作用。
50.其中，钝化层90可以覆盖第二漏电极d2、第一漏电极d1与第一栅电极g1之间的第一栅极介质层701、第一栅电极g1与第一源电极s1之间的第一栅极介质层701、隔离层80、第二栅极介质层702和第二源电极s2。
51.钝化层90可以采用四氮化三硅(si3n4)，也可以采用二氧化硅(sio2)，也可以采用聚酰亚胺等材料，本技术实施例对此不作特别限定，以减少hemt器件受到磨损、受潮等情况的发生，从而可以保护hemt器件。
52.上述的pmos结构和nmos结构，由于第一栅极介质层701的下方不存在p型半导体材料，因此第一栅极介质层701的下方的2dhg几乎不存在，在给第一栅电极g1负电压时，由于场效应在第一栅极介质层701的下方形成空穴导电沟道，pmos导通。
53.由于第二沟道层50的隔离作用，在pmos半导体层下的势垒层40和第一沟道层30之间的2deg不会被耗尽，而在nmos半导体层的下方的势垒层40和第一沟道层30之间的2deg被耗尽，可以形成增强型hemt器件，此时给第二栅电极施加正电压，nmos导通。
54.本技术实施例提供的技术方案，通过将第二源电极设置在nmos半导体层远离pmos半导体层的一侧，将第二漏电极设置在pmos半导体层远离nmos半导体层的一侧，与第一漏
电极直接接触，可以减小hemt器件的尺寸，从而可以减小hemt器件的导通电阻；另外，在第二沟道层上制备p型半导体层可以耗尽势垒层和第一沟道层之间的二维电子气，还可以在第二沟道层与势垒层的界面处形成二维空穴气，形成pmos的导电沟道,提高了pmos器件的输出电流。
55.下面介绍上述hemt器件的制备方法，图2a-图2h为本技术实施例提供的hemt器件的制备过程示意图。
56.如图2a所示，在制备hemt器件时，可以先采用金属有机化合物化学气相沉淀(metallo organic chemical vapor deposition，mocvd)的方法在衬底层10表面依次生长缓冲层20、第一沟道层30、势垒层40和第二沟道层50；以便可以在势垒层40上下两个界面分别形成2dhg和2deg。
57.其中，衬底层10可以采用硅(si)材料；缓冲层20可以采用gan材料；第一沟道层30可以采用非故意掺杂的gan材料；势垒层40可以采用algan材料；第二沟道层50可以采用非故意掺杂的gan材料。
58.在形成上述各层后，如图2b所示，可以根据nmos的预定尺寸对部分第二沟道层50进行刻蚀。
59.之后，如图2c所示，可以在刻蚀后的hemt器件的势垒层40和第二沟道层50上通过mocvd的方法沉积生长半导体层60。
60.其中，半导体层60可以包含两层，第一半导体层601，第二半导体层602。具体地，半导体层60可以采用p型gan材料，其中，第二半导体层602的掺杂浓度高于第一半导体层601的掺杂浓度。
61.在生成半导体层60后，如图2d所示，可以对半导体层60和第二沟道层50进行刻蚀，形成pmos半导体层、nmos半导体层、位于pmos半导体层中的栅极凹槽、位于pmos半导体层和nmos半导体层之间的隔离凹槽，并去除pmos半导体层远离nmos半导体层一侧的势垒层40以及去除所述nmos半导体层远离所述pmos半导体层一侧的势垒层40。
62.其中，pmos半导体层可以包括第一pmos半导体层601a和第二pmos半导体层602a；nmos半导体层可以包括第一nmos半导体层601b和第二nmos半导体层602b。
63.然后，如图2e所示，可以采用气相外延技术在栅极凹槽、隔离凹槽和nmos半导体层远离pmos半导体层一侧的势垒层40上沉积绝缘介质，形成第一栅极介质层701、隔离层80和第二栅极介质层702。其中，第一栅极介质层701、隔离层80和第二栅极介质层702均可以采用相同的绝缘材料，以简化制备工艺。
64.在一些实施例中，如图2f所示，还可以采用沉积钝化层90工艺，将钝化层90覆盖在hemt器件上，以减少受刮擦、污染和受潮等问题的发生，从而保护电路。
65.钝化层90可以采用四氮化三硅(si3n4)，也可以采用二氧化硅(sio2)，也可以采用聚酰亚胺等材料，本技术实施例对此不作特别限定。
66.之后，如图2g所示，可以采用常规的光刻技术，按照pmos器件和nmos器件各自相应的区域以及尺寸刻蚀钝化层90，然后沉积金属层，形成第二漏电极d2、第一漏电极d1、第一栅电极g1、第一源电极s1、第二栅电极g2和第二源电极s2。
67.在一些实施例中，在形成各层后，如图2h所示，可以进行器件导联，将第一漏电极和第二漏电极通过金属导线连接在一起，作为hemt器件的输出端vout；将第一栅电极与第
二栅电极通过金属导线连接在一起，作为hemt器件的输入端vin，以接收外界所输入的信号；将第一源电极外接金属导线，作为hemt器件的内部的输入端vdd，即hemt器件内部的工作电压；将第二源电极外接金属导线，作为hemt器件的公共连接端vss，与地线连接。
68.本技术实施例提供的hemt器件的制备方法，制备形成的hemt器件，通过将第二源电极设置在nmos半导体层远离pmos半导体层的一侧，将第二漏电极设置在pmos半导体层远离nmos半导体层的一侧，与第一漏电极直接接触，可以减小hemt器件的尺寸，从而可以减小hemt器件的导通电阻；另外，在第二沟道层上制备p型半导体层可以耗尽势垒层和第一沟道层之间的二维电子气，还可以在第二沟道层与势垒层的界面处形成二维空穴气，形成pmos的导电沟道,提高了pmos器件的输出电流。
69.应当理解，在本技术说明书和所附权利要求书的描述中，术语“包括”、“包含”、“具有”以及它们的任何变形，意图在于覆盖不排他的包含，都意味着“包括但不限于”，除非是以其他方式另外特别强调。
70.在本技术的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，a/b可以表示a或b；本技术中的“和/或”用于描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况，其中a、b可以是单数或者复数。
71.并且，在本技术的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项”或其类似表达，是指的这些项中的任意组合，包括单项或复数项的任意组合。
72.另外，在本技术的描述中，需要理解的是，术语“中心”、“长度”、“宽度”、“厚度”“纵”、“横”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“垂直”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
73.在本技术中，除非另有明确的规定和限定，术语“安装”、“连接”、“相连”、“固定”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定、对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
74.此外，在本技术说明书和所附权利要求书的描述中，术语“第一”、“第二”等是用于区别类似的对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量、特定顺序或主次关系。应该理解，这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施；限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
75.在本技术实施例中，“示例性地”或者“例如”等词用于表示作例子、例证或说明。本技术实施例中被描述为“示例性地”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性地”或者“例如”等词旨在以具体方式呈现相关概念。
76.在本技术说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本技术
的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。
77.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。

技术特征：
1.一种hemt器件，其特征在于，包括：衬底层、缓冲层、第一沟道层、势垒层、第二沟道层、半导体层，第一栅极介质层、第一源电极、第一漏电极和第一栅电极、隔离层、第二源电极、第二漏电极和第二栅电极、第二栅极介质层；所述衬底层、所述缓冲层、所述第一沟道层、所述势垒层和所述第二沟道层自下而上层叠设置；所述半导体层包括：间隔设置的pmos半导体层和nmos半导体层；所述pmos半导体层位于所述第二沟道层上，第一源电极和第一漏电极设置在所述pmos半导体层上，并分布在所述pmos半导体层的两侧；所述第一栅极介质层位于所述第一源电极和所述第一漏电极之间，形成底部嵌入所述第二沟道层中的凹槽结构；所述第一栅电极位于所述第一栅极介质层上；所述nmos半导体层位于所述势垒层上，所述第二栅电极位于所述nmos半导体层上；所述隔离层位于所述第一源电极和所述第二栅电极之间，形成底部接触所述势垒层的凹槽结构；所述第二源电极和第二漏电极位于所述第一沟道层上，其中，所述第二源电极位于所述nmos半导体层远离所述pmos半导体层的一侧；所述第二漏电极位于所述pmos半导体层远离所述nmos半导体层的一侧，并且与所述第一漏电极接触；所述第二栅极介质层位于所述第二栅电极和所述第二源电极之间，且底部接触所述势垒层。2.根据权利要求1所述的hemt器件，其特征在于，所述半导体层为p型半导体层。3.根据权利要求2所述的hemt器件，其特征在于，所述p型半导体层包括自下而上层叠设置的第一半导体层和第二半导体层。4.根据权利要求3所述的hemt器件，其特征在于，所述第二半导体层的掺杂浓度高于所述第一半导体层的掺杂浓度。5.根据权利要求1所述的hemt器件，其特征在于，所述第一漏电极与所述pmos半导体层之间，以及，所述第一源电极与所述pmos半导体层之间均为欧姆接触；所述第一栅电极与所述第一栅极介质层之间，以及，所述第二栅电极与所述nmos半导体层之间均为肖特基接触。6.根据权利要求1所述的hemt器件，其特征在于，所述第一沟道层和所述第二沟道层均为非故意掺杂的氮化物层。7.根据权利要求1所述的hemt器件，其特征在于，所述势垒层由含铝组分的氮化物生成。8.根据权利要求1所述的hemt器件，其特征在于，所述hemt器件还包括：钝化层，所述钝化层覆盖所述第二漏电极、所述第一漏电极与所述第一栅电极之间的第一栅极介质层、所述第一栅电极与所述第一源电极之间的第一栅极介质层、所述隔离层、所述第二栅极介质层和所述第二源电极。9.根据权利要求1-8中任一项所述hemt器件，其特征在于，所述第一源电极、所述第一漏电极、所述第一栅电极、所述第二源电极、所述第二栅电极和所述第二漏电极的材料均包括钛、铝、镍、金、钽中的一种或多种。10.一种hemt器件的制备方法，用于制备如权利要求1-9任一项所述的hemt器件，其特征在于，所述方法包括：在衬底层表面依次生长缓冲层、第一沟道层、势垒层和第二沟道层；
对部分所述第二沟道层进行刻蚀后，在所述势垒层和所述第二沟道层上生长半导体层；对所述半导体层和所述第二沟道层进行刻蚀，形成pmos半导体层、nmos半导体层、位于所述pmos半导体层中的栅极凹槽、位于所述pmos半导体层和所述nmos半导体层之间的隔离凹槽，并去除所述pmos半导体层远离所述nmos半导体层一侧的势垒层以及去除所述nmos半导体层远离所述pmos半导体层一侧的势垒层；在所述栅极凹槽、所述隔离凹槽和所述nmos半导体层远离所述pmos半导体层一侧的势垒层上沉积绝缘介质，形成第一栅极介质层、隔离层和第二栅极介质层；沉积金属层，形成第二漏电极、第一漏电极、第一栅电极、第一源电极、第二栅电极和第二源电极。

技术总结
本申请提供一种HEMT器件及其制作方法，涉及电路技术领域，其中，该HEMT器件中，NMOS的源电极设置在NMOS半导体层远离PMOS半导体层的一侧，NMOS的漏电极设置在PMOS半导体层远离NMOS半导体层的一侧，且直接与PMOS的漏电极接触，这样可以减小HEMT器件体积，从而可以减小HEMT器件的导通电阻。HEMT器件的导通电阻。HEMT器件的导通电阻。


技术研发人员：刘浩文 李孟泽
受保护的技术使用者：天狼芯半导体（成都）有限公司
技术研发日：2023.03.09
技术公布日：2023/7/26