降低集成电路中无源器件损耗的结构及方法与流程

1.本发明特别涉及一种降低集成电路中无源器件损耗的结构及方法，属于半导体器件技术领域。


背景技术：

2.目前提高器件效率的主要方法是从降低有源器件损耗角度出发，如减小本征寄生电容，降低器件导通电阻，减少金属接触电阻等。无源器件的损耗的降低主要是通过金属走线的方法来降低寄生电容，但是无源器件与衬底之间的耦合损耗始终存在。目前集成电路中为了提高集成度将用于阻抗匹配、实现电路功能的无源器件集成在一张硅片上，但是，这些无源器件在工作时会与半导体衬底发生耦合，从而增加了集成电路整体的能量损耗，降低了电路的效率。


技术实现要素：

3.本发明的主要目的在于提供一种降低集成电路中无源器件损耗的结构及方法，从而克服现有技术中的不足。
4.为实现前述发明目的，本发明采用的技术方案包括：
5.本发明实施例提供一种降低集成电路中无源器件损耗的结构，包括叠层设置的p型衬底和p型外延层，以及设置在所述p型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；
6.所述p型外延层内还设置有至少一p型局部掺杂区，所述p型局部掺杂区对应设置在至少一所述无源器件结构与p型衬底之间，其中，所述p型局部掺杂区是通过对p型外延层的局部区域掺入n型杂质和p型杂质后形成的。
7.本发明实施例还提供了一种降低集成电路中无源器件损耗的方法，所述集成电路结构包括p型衬底、设置在所述p型衬底上p型外延层以及设置在所述p型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；以及，所述的方法包括：
8.在p型外延层的局部区域掺入n型杂质和p型杂质，从而形成p型局部掺杂区，所述p型局部掺杂区对应设置在至少一所述无源器件结构与p型衬底之间。
9.与现有技术相比，本发明的优点包括：本发明实施例提供的一种降低集成电路中无源器件损耗的结构及方法，在有源器件结构制作完成后，无源器件结构制作前，以图形化场氧化层作为掩膜，选择性对部分无源器件结构下方的p型外延层进行n型掺杂和p型掺杂，以对p外延层的杂质进行补偿，从而降低该无源器件结构下方的p型外延层的杂质浓度，进而提高了该区域的电阻率，降低无源器件结构与衬底之间的耦合，达到了降低无源器件损耗的目的，同时，无源器件损耗的降低可以在相同的有源器件结构下，提升整体的器件效率。
附图说明
10.图1是本发明实施例1中提供的一种集成电路的结构示意图；
11.图2a-图2d是本发明实施例1中提供的一种集成电路的制备流程结构示意图。
具体实施方式
12.鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
13.本发明实施例提供一种降低集成电路中无源器件损耗的结构，包括叠层设置的p型衬底和p型外延层，以及设置在所述p型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；
14.所述p型外延层内还设置有至少一p型局部掺杂区，所述p型局部掺杂区对应设置在至少一所述无源器件结构与p型衬底之间，其中，所述p型局部掺杂区是通过对p型外延层的局部区域掺入n型杂质和p型杂质后形成的。
15.在一具体实施方式中，所述p型局部掺杂区内n型杂质的掺入剂量为1*10
10-1*10
13
cm-2
。
16.在一具体实施方式中，所述n型杂质包括但不限于磷元素。
17.在一具体实施方式中，所述p型局部掺杂区内p型杂质的掺入剂量为1*10
14-1*10
16
cm-2
。
18.在一具体实施方式中，所述p型杂质包括但不限于硼元素。
19.在一具体实施方式中，所述p型局部掺杂区的p型载流子浓度小于所述p型外延层内p型载流子浓度，所述p型局部掺杂区的电阻率大于所述p型外延层的电阻率。
20.在一具体实施方式中，所述p型局部掺杂区设置在所述p型外延层靠近顶部表面的表层区域。
21.在一具体实施方式中，所述p型局部掺杂区的正投影面积大于与之对应的无源器件结构的正投影面积。
22.在一具体实施方式中，所述p型外延层的掺杂浓度为1*10
13-1*10
16
cm-3
。
23.在一具体实施方式中，所述场氧化层对应设置在所述有源器件结构和无源器件结构之间的区域以及相邻两个无源器件结构之间的区域。
24.本发明实施例还提供了一种降低集成电路中无源器件损耗的方法，所述集成电路结构包括p型衬底、设置在所述p型衬底上p型外延层以及设置在所述p型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；以及，所述的方法包括：
25.在p型外延层的局部区域掺入n型杂质和p型杂质，从而形成p型局部掺杂区，所述p型局部掺杂区对应设置在至少一所述无源器件结构与p型衬底之间。
26.在一具体实施方式中，所述的方法具体包括：采用离子注入的方式对所述p型外延层的局部区域进行一次以上的n型杂质掺杂和一次以上的p型杂质掺杂。
27.在一具体实施方式中，所述的方法包括：先完成对所述p型外延层的n型杂质掺杂和p型杂质掺杂中的一者，再对所述p型外延层进行n型杂质掺杂和p型杂质掺杂中的另一者，或者，依次交替对所述p型外延层的局部区域进行所述n型杂质掺杂和p型杂质掺杂。
28.在一具体实施方式中，所述n型杂质的掺入剂量为1*10
10-1*10
13
cm-2
。
29.在一具体实施方式中，所述n型杂质包括但不限于磷元素；
30.在一具体实施方式中，所述p型杂质的掺入剂量为1*10
14-1*10
16
cm-2
。
31.在一具体实施方式中，所述p型杂质包括但不限于硼元素。
32.在一具体实施方式中，所述p型局部掺杂区设置在所述p型外延层靠近顶部表面的表层区域，优选的，所述p型局部掺杂区的正投影面积大于与之对应的无源器件结构的正投影面积；
33.在一具体实施方式中，所述p型外延层的掺杂浓度为1*10
13-1*10
16
cm-3
。
34.在一具体实施方式中，所述场氧化层对应设置在所述有源器件结构和无源器件结构之间的区域以及相邻两个无源器件结构之间的区域。
35.在一具体实施方式中，所述的方法具体包括：
36.在p型衬底上形成p型外延层；
37.在所述p型外延层的有源区制作形成至少一有源器件结构；
38.在所述p型外延层表面形成图形化的场氧化层，且使所述有源器件结构以及p型外延层的部分露出；
39.对露出的部分所述p型外延层掺入n型杂质和p型杂质，从而在所述p型外延层靠近表面的表层区域形成至少一p型局部掺杂区；
40.在所述p型外延层上制作至少一无源器件结构，且使至少一无源器件结构对应设置在所述p型局部掺杂区的上方。
41.如下将结合附图以及具体实施案例对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中的有源器件结构、无源器件结构以及集成电路中的其他功能结构均可以是本领域技术人员已知的，并且，本发明实施例中集成电路的各功能结构的材质、制作工艺等均也可以是本领域技术人员已知的，在此不作具体的限定和说明。
42.实施例1
43.一种集成电路的结构如图1所示，需要说明的是，图1仅示出了一种集成电路中包含本发明的发明构思的部分结构，该集成电路当然还包括使其实现相应功能的其他功能结构，在此不做具体的说明，如下仅围绕本发明的发明构思对该集成电路的结构进行说明。
44.在本实施例中，一种集成电路，可降低集成电路中无源器件损耗，所述集成电路包括叠层设置的p+衬底101和p-外延层201，以及设置在所述p-外延层201上的有源器件结构202、场氧化层301、第一无源器件结构302和第二无源器件结构303；以及，所述第一无源器件结构内还设置有一p型局部掺杂区203，所述p型局部掺杂区203对应设置在第二无源器件结构303与p+衬底101之间，其中，所述p型局部掺杂区203是通过对p-外延层201的局部区域掺入n型杂质和p型杂质后形成的。
45.在本实施例中，所述p型局部掺杂区203内n型杂质的掺入剂量为1*10
10-1*10
13
cm-2
，所述n型杂质包括但不限于磷元素等，所述p型局部掺杂区203内p型杂质的掺入剂量为1*10
14-1*10
16
cm-2
，所述p型杂质包括但不限于硼元素等。
46.在本实施例中，所述p型局部掺杂区203的p型载流子浓度小于所述p-外延层201内p型载流子浓度，具体的，所述p型局部掺杂区203的p型载流子浓度比所述p-外延层201内p型载流子浓度低一个数量级以上，从而使得p型局部掺杂区203电阻率上升，部分射频无源
器件如集成电感与衬底之间的耦合随着并联电感下的半导体电阻率增加而降低，如选择性的在集成电感下调整半导体电阻率可以降低该电感的损耗，该电感的品质因数q值可以提升一倍以上。
47.在本实施例中，所述p型局部掺杂区203的电阻率大于所述p-外延层201的电阻率，具体的，所述p型局部掺杂区203的电阻率为所述p-外延层201电阻率的10倍以上，例如所述p型局部掺杂区203的电阻率为100ω*cm，所述p-外延层201的电阻率为5ω*cm。
48.在本实施例中，所述p型局部掺杂区203是通过对p-外延层201的局部区域掺入n型杂质后形成的，所述局部区域为靠近p-外延层201顶部表面的表层区域，可以理解为，所述p型局部掺杂区203的顶部表面与p-外延层201的顶部表面齐平；在本实施例中，所述p型局部掺杂区203的厚度为0.5μm-5μm(即沿p-外延层201纵深方向上的尺寸)，p-外延层201的厚度为2-10μm，p型局部掺杂区域的深度受工艺能力影响。
49.在本实施例中，所述p型局部掺杂区230的正投影面积大于与之对应的第二无源器件结构303的正投影面积，并且，所述第二无源器件结构303的正投影区域全部位于所述p型局部掺杂区230的正投影区域内，如此设计可以保证该无源器件与衬底的耦合整体降低；需要说明的是，所述第二无源器件结构303和p型局部掺杂区230的正投影区域均是指形成在p-外延层201的顶部表面的正投影区域。
50.在本实施例中，所述p型局部掺杂区230的正投影面积为与之对应的第二无源器件结构303的正投影面积的1-2倍，由此可以保证第二无源器件下方外延层均被调整为高电阻率的p型局部掺杂区。
51.在本实施例中，所述场氧化层301具有图形化结构，所述场氧化层301对应设置在所述p-外延层201的顶部表面且分布在除有源器件结构202、第一无源器件结构302和第二无源器件结构303的正投影区域之外的区域，可以理解为，所述场氧化层301分布在有源器件结构202、第一无源器件结构302和第二无源器件结构303之间的区域。
52.在本实施例中，所述场氧化层301可以是氧化硅层等，所述场氧化层301的厚度为1-10μm。
53.在本实施例中，所述p+衬底101和p-外延层201均为硅质结构层，所述p+衬底101的厚度为5-100μm，所述p-外延层201的厚度为1-10μm；所述p-外延层201的掺杂浓度为1*10
13-1*10
16
cm-3
。
54.需要说明的是，所述有源器件结构202、第一无源器件结构302和第二无源器件结构303的结构均为本领域技术人员已知的，有源器件结构202、第一无源器件结构302和第二无源器件结构303的具体结构与本发明的发明构思无关，在此不对其具体的结构进行限定。
55.在本实施例中，一种集成电路的制造方法，可以包括如下步骤：
56.1)在p+衬底101上形成p-外延层201，如图2a所示。
57.在本实施例中，所述p+衬底101为硅衬底，p+衬底101的厚度为5-100μm，所述p-外延层201为硅外延层，所述p-外延层201的厚度为2-10μm。
58.2)在p-外延层201的有源区加工形成有源器件结构202，在p-外延层201的顶部表面除与有源区对应的区域形成场氧化层301，如图2b所示。
59.在本实施例中，所述场氧化层301为氧化硅层，所述场氧化层301的厚度为1-10μm。
60.需要说明的是，所述有源器件结构202的制作工艺以及具体的结构均为本领域技
术人员已知常规手段和结构，在此不作具体的限定；
61.3)在所述场氧化层301上加工出第一开口，以使p-外延层201顶部表面的局部自所述第一开口处露出，如图2c所示。
62.在本实施例中，可以在所述场氧化层301表面覆设图形化的掩膜，采用干法刻蚀或湿法刻蚀的方式除去未被掩膜覆盖区域的场氧化层从而形成暴露p-外延层201的第一开口；例如，可以采用氢氟酸溶液在20-60℃条件下对暴露的部分场氧化层进行刻蚀，刻蚀时间为1-120min，从而形成所述的第一开口。
63.4)自所述第一开口处对暴露的p-外延层201进行n型杂质掺杂和p型杂质掺杂，从而在p-外延层201靠近顶部表面的局部区域形成p型局部掺杂区203，如图2d所示。
64.在本实施例中，所述p型局部掺杂区203的p型载流子浓度小于所述p-外延层201内p型载流子浓度，所述p型局部掺杂区203的电阻率大于所述p-外延层201的电阻率。
65.在本实施例中，可以采用高能离子注入的方式对暴露的p-外延层201注入磷元素，从而实现n型杂质掺杂，磷元素的注入能量为100kev-1000kev，注入剂量为1*10
10-5*10
12
cm-2
；采用中能离子注入的方式对暴露的p-外延层201注入硼元素，从而实现p型杂质掺杂，硼元素的注入能量为10-50kev，注入剂量为1*10
13-5*10
15
cm-2
。
66.5)在所述场氧化层301上加工出第二开口，以使p-外延层201顶部表面的局部自所述第二开口处露出，以及，制作第一无源器件结构302和第二无源器件结构303，从而形成如图1所示的集成电路结构。
67.在本实施例中，所述第一无源器件结构302和第二无源器件结构303分别对应设置在所述第二开口、第一开口上方，且第二无源器件结构302对应设置在所述p型局部掺杂区203的上方。
68.在本实施例中，所述p型局部掺杂区203的正投影区域的形状、面积与第一开口的正投影区域的形状、面积相同或p型局部掺杂区203的正投影区域的面积略小于第一开口的正投影区域的面积。
69.对比例1
70.对比例1提供的一种集成电路的结构和制作方法与实施例1基本一致，在此不再对相同部分进行赘述，两者的主要区别在于：
71.对比例1中的所述p型局部掺杂区203是只对p-外延层201的局部区域掺入n型杂质后形成的。
72.实施例1是在p型局部掺杂区域203同时掺入n型杂质和高剂量的p型杂质硼，通过测试发现，当在低偏置电压下，两者无明显差异，而在无源器件工作在高偏置电压下时，实施例1中结构的最终衬底电阻率比对比例1高10％以上，这是由于对比例1的衬底在高偏置电压下发生耗尽从而导致了衬底电阻率降低，而实施例1中的高剂量p型注入可以有效防止表面发生耗尽，从而保证了器件在高压下的衬底电阻稳定性。
73.对比例2
74.对比例2提供的一种集成电路的结构和制作方法与实施例1基本一致，在此不再对相同部分进行赘述，两者的主要区别在于：
75.对比例2中的所述p型局部掺杂区203是只对p-外延层201的局部区域掺入p型杂质后形成的。
76.通过对测试发现，对比例2中结构的衬底在高偏置电压下发生耗尽从而导致了衬底电阻率降低。
77.本发明实施例中的衬底为高阻衬底，本发明实施例提供的一种集成电路为rf器件常用的结构，本发明实施例提供的一种集成电路中的外延层的掺杂浓度以及场氧化层厚度足以保证无源器件在工作状态下不会发生反型，其次，本发明实施例提供的一种集成电路对p型外延层上进行了两种不同类型杂质的注入掺杂，其中的n型杂质的作用是杂质补偿，以降低了该区域的掺杂浓度，该区域的外延层仍为p型，其中p型杂质的作用是作为耗尽阻挡层，减少无源器件在高压下所导致的衬底耗尽层展宽(这会导致无源器件与外延层/衬底之间的耦合增加，同时耗尽区展宽后，耦合的外延结构的电阻率会降低)。
78.总结来说，本发明实施例提供的一种集成电路是在目前成熟的产品的衬底加外延结构的基础上，选择性的进行局部注入n型和p型杂质，其中n型杂质的作用为杂质补偿，提高电阻率，高浓度的p型杂质的作用为防止耗尽，从而减小耦合(寄生电容)，同时增加无源器件工作于高压时的电阻率(耗尽层展宽会导致电阻率降低)。
79.本发明实施例提供的一种降低集成电路中无源器件损耗的结构及方法，在有源器件结构制作完成后，无源器件结构制作前，以图形化场氧化层作为掩膜，选择性对部分无源器件结构下方的p型外延层进行n型掺杂和p型掺杂，以对p外延层的杂质进行补偿，从而降低该无源器件结构下方的p型外延层的杂质浓度，进而提高了该区域的电阻率，降低无源器件结构与衬底之间的耦合，达到了降低无源器件损耗的目的，同时，无源器件损耗的降低可以在相同的有源器件结构下，提升整体的器件效率。
80.应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

技术特征：
1.一种降低集成电路中无源器件损耗的结构，包括叠层设置的p型衬底和p型外延层，以及设置在所述p型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；其特征在于：所述p型外延层内还设置有至少一p型局部掺杂区，所述p型局部掺杂区对应设置在至少一所述无源器件结构与p型衬底之间，其中，所述p型局部掺杂区是通过对p型外延层的局部区域掺入n型杂质和p型杂质后形成的。2.根据权利要求1所述的结构，其特征在于：所述p型局部掺杂区内n型杂质的掺入剂量为1*10
10-1*10
13
cm-2
；优选的，所述n型杂质包括磷元素。3.根据权利要求1所述的结构，其特征在于：所述p型局部掺杂区内p型杂质的掺入剂量为1*10
14-1*10
16
cm-2
；优选的，所述p型杂质包括硼元素。4.根据权利要求1所述的结构，其特征在于：所述p型局部掺杂区的p型载流子浓度小于所述p型外延层内p型载流子浓度，所述p型局部掺杂区的电阻率大于所述p型外延层的电阻率。5.根据权利要求1所述的结构，其特征在于：所述p型局部掺杂区设置在所述p型外延层靠近顶部表面的表层区域；优选的，所述p型局部掺杂区的正投影面积大于与之对应的无源器件结构的正投影面积。优选的，所述p型外延层的掺杂浓度为1*10
13-1*10
16
cm-3
；和/或，所述场氧化层对应设置在所述有源器件结构和无源器件结构之间的区域以及相邻两个无源器件结构之间的区域。6.一种降低集成电路中无源器件损耗的方法，所述集成电路结构包括p型衬底、设置在所述p型衬底上p型外延层以及设置在所述p型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；其特征在于，所述的方法包括：在p型外延层的局部区域掺入n型杂质和p型杂质，从而形成p型局部掺杂区，所述p型局部掺杂区对应设置在至少一所述无源器件结构与p型衬底之间。7.根据权利要求6所述的方法，其特征在于，具体包括：采用离子注入的方式对所述p型外延层的局部区域进行一次以上的n型杂质掺杂和一次以上的p型杂质掺杂；优选的，所述的方法包括：先完成对所述p型外延层的n型杂质掺杂和p型杂质掺杂中的一者，再对所述p型外延层进行n型杂质掺杂和p型杂质掺杂中的另一者，或者，依次交替对所述p型外延层的局部区域进行所述n型杂质掺杂和p型杂质掺杂。8.根据权利要求6所述的方法，其特征在于：所述n型杂质的掺入剂量为1*10
10-1*10
13
cm-2
；优选的，所述n型杂质包括磷元素；优选的，所述p型杂质的掺入剂量为1*10
14-1*10
16
cm-2
；优选的，所述p型杂质包括硼元素。9.根据权利要求6所述的方法，其特征在于：所述p型局部掺杂区设置在所述p型外延层靠近顶部表面的表层区域，优选的，所述p型局部掺杂区的正投影面积大于与之对应的无源器件结构的正投影面积；优选的，所述p型外延层的掺杂浓度为1*10
13-1*10
16
cm-3
；和/或，所述场氧化层对应设置在所述有源器件结构和无源器件结构之间的区域以及相邻两个无源器件结构之间的区域。10.根据权利要求6所述的方法，其特征在于，具体包括：
在p型衬底上形成p型外延层；在所述p型外延层的有源区制作形成至少一有源器件结构；在所述p型外延层表面形成图形化的场氧化层，且使所述有源器件结构以及p型外延层的部分露出；对露出的部分所述p型外延层掺入n型杂质和p型杂质，从而在所述p型外延层靠近表面的表层区域形成至少一p型局部掺杂区；在所述p型外延层上制作至少一无源器件结构，且使至少一无源器件结构对应设置在所述p型局部掺杂区的上方。

技术总结
本发明公开了一种降低集成电路中无源器件损耗的结构及方法。所述降低集成电路中无源器件损耗的结构包括叠层设置的P型衬底和P型外延层，以及设置在所述P型外延层上的至少一有源器件结构、至少一无源器件结构和场氧化层；以及，所述P型外延层内还设置有至少一P型局部掺杂区，所述P型局部掺杂区对应设置在至少一所述无源器件结构与P型衬底之间，其中，所述P型局部掺杂区是通过对P型外延层的局部区域掺入N型杂质和P型杂质后形成的。本发明实施例提供的一种降低集成电路中无源器件损耗的结构及方法，降低了无源器件结构与衬底之间的耦合，降低了无源器件损耗。降低了无源器件损耗。降低了无源器件损耗。


技术研发人员：冯新 侯富诚
受保护的技术使用者：苏州华太电子技术股份有限公司
技术研发日：2022.07.19
技术公布日：2023/7/31