移位寄存器、栅极驱动电路和显示装置的制作方法

1.本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路和显示装置。


背景技术：

2.有源矩阵有机发光二极体面板(active matrix organic light emitting diode，简称：amoled)的应用越来越广泛。amoled的像素显示器件为有机发光二极管(organic light-emitting diode,简称oled)，amoled能够发光是通过驱动薄膜晶体管在饱和状态下产生驱动电流，该驱动电流驱动发光器件发光。


技术实现要素：

3.第一方面，本公开实施例提供了一种移位寄存器，包括：
4.调压电路，与发光信号输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点连接，配置为响应于所述发光信号输入端、所述第一时钟信号端、所述第二时钟信号端所提供信号的控制，调整所述第一节点和所述第二节点处的电压；
5.发光级联输出电路，与第一电源端、第二电源端、发光级联信号输出端、第一节点、第二节点连接，配置为响应于所述第一节点处电压的控制将所述第二电源端提供的第二工作电压写入至所述发光级联信号输出端，以及响应于第二节点处电压的控制将所述第一电源端提供的第一工作电压写入至所述发光级联信号输出端；
6.第一发光驱动输出电路，与第一电源端、第二电源、发光控制驱动信号输出端、第二节点、第六节点连接，配置为响应于所述第六节点处电压的控制将所述第二电源端提供的第二工作电压写入至所述发光控制驱动信号输出端，以及响应于第二节点处电压的控制将所述第一电源端提供的第一工作电压写入至所述发光控制驱动信号输出端；所述第六节点与所述第一节点连接；
7.第二发光驱动输出电路，与第一电源端、所述发光控制驱动信号输出端、强制输出控制端连接，配置为响应于所述强制输出控制端所提供信号的控制，将所述第一电源端提供的第一工作电压写入至所述发光控制驱动信号输出端。
8.在一些实施例中，移位寄存器还包括：节点控制电路，所述节点控制电路位于所述第六节点和所述第一节点之间，所述第六节点通过所述节点控制电路与所述第一节点连接；
9.所述节点控制电路还与所述第二电源端、所述强制输出控制端连接，所述节点控制电路配置为响应于所述强制输出控制端所提供信号的控制，使得所述第六节点与所述第一节点之间断路并将所述第二电源端提供的第二工作电压写入至所述第六节点。
10.在一些实施例中，所述节点控制电路包括第一写入子电路、第二写入子电路、第二十四晶体管和第二十五晶体管；
11.所述第一写入子电路，与第二电源端、所述强制输出控制端、所述第二十四晶体管的控制极连接，配置为响应于所述强制输出控制端所提供信号的控制，将所述第二电源端
提供的第二工作电压写入至所述第二十四晶体管的控制极；
12.所述第二写入子电路，与第二电源、所述强制输出控制端、所述第六节点连接，配置为响应于所述强制输出控制端所提供信号的控制，将所述第二电源端提供的第二工作电压写入至所述第六节点；
13.所述第二十四晶体管的第一极与所述第一节点连接，所述第二十四晶体管的第二极与所述第六节点连接；
14.所述第二十五晶体管的控制极与第一电源端或第二时钟信号端连接，所述第二十五晶体管的第一极与所述第二十五晶体管的控制极连接，所述第二十五晶体管的第二极与所述第二十六晶体管的第二极连接。
15.在一些实施例中，所述第一写入子电路包括第二十六晶体管，所述第二写入子电路包括第二十七晶体管；
16.所述第二十六晶体管的控制极与所述强制输出控制端连接，所述第二十六晶体管的第一极与所述第二电源端连接，所述第二十六晶体管的第二极与所述第二十四晶体管的控制极连接；
17.所述第二十七晶体管的控制极与所述强制输出控制端连接，所述第二十七晶体管的第一极与所述第二电源端连接，所述第二十七晶体管的第二极与所述第六节点连接。
18.在一些实施例中，所述强制输出控制端包括第一控制端和第二控制端；
19.所述第一写入子电路包括：串联在所述第二电源端与所述第二十四晶体管的控制极之间的两个第二十六晶体管，所述第二写入子电路包括：串联在所述第二电源端与所述第六节点的之间的两个第二十七晶体管；
20.所述两个第二十六晶体管中的一个第二十六晶体管的控制极与所述第一控制端连接，所述两个第二十六晶体管中另一个第二十六晶体管的控制极与所述第二控制端连接；
21.所述两个第二十七晶体管中的一个第二十七晶体管的控制极与所述第一控制端连接，所述两个第二十七晶体管中另一个第二十七晶体管的控制极与所述第二控制端连接。
22.在一些实施例中，还包括第二十八晶体管；
23.所述第二十八晶体管的控制极与所述第二节点连接，所述第二十八晶体管的第一极与所述第二电源端连接，所述第二十八晶体管的第二极与所述第六节点连接。
24.在一些实施例中，所述第二发光驱动输出电路包括第二十三晶体管；
25.所述第二十三晶体管的控制极与所述强制输出控制端连接，所述第二十三晶体管的第一极与所述第一电源端连接，所述第二十三晶体管的第二极与所述发光控制驱动信号输出端连接。
26.在一些实施例中，所述强制输出控制端包括第一控制端和第二控制端；
27.所述第二发光驱动输出电路包括：串联在所述第一电源端与所述发光控制驱动信号输出端之间的两个第二十三晶体管，
28.所述两个第二十三晶体管中的一个第二十三晶体管的控制极与所述第一控制端连接，所述两个第二十三晶体管中另一个第二十三晶体管的控制极与所述第二控制端连接。
29.在一些实施例中，所述调压电路包括：
30.第一输入电路，与发光信号输入端、第一时钟信号端、第二节点连接，配置为响应于所述第一时钟信号端所提供信号的控制将所述发光信号输入端所提供信号写入至所述第二节点；
31.第二输入电路，与第一时钟信号端、第一电源端、第二节点连接，配置为响应于所述第一时钟信号端所提供信号的控制将所述第一电源端提供的第一工作电压写入至第三节点，以及响应于所述第二节点处电压的控制将所述第一时钟信号端所提供信号写入至第三节点；
32.第一电压控制电路，与第二时钟信号端、第二电源端、第一节点、第二节点、第三节点连接，配置为响应于所述第三节点处电压和所述第二时钟信号端所提供信号的控制将所述第二时钟信号端所提供信号写入至第一节点，以及响应于所述第二节点处电压的控制将所述第二电源端提供的第二工作电压写入至第一节点；
33.第二电压控制电路，与第二时钟信号端、第二电源端、第三节点连接，配置为响应于所述第三节点处电压和所述第二时钟信号端所提供信号将所述第二电源端提供的第二工作电压写入至所述第二节点。
34.在一些实施例中，所述第一输入电路包括第一晶体管，所述第二输入电路包括第二晶体管和第三晶体管，所述第一电压控制电路包括第四晶体管、第五晶体管、第六晶体管和第三电容，所述第二电压控制电路包括第七晶体管和第八晶体管，所述发光级联输出电路包括第九晶体管和第十晶体管，所述第一发光驱动输出电路包括第二十一晶体管和第二十二晶体管；
35.所述第一晶体管的控制极与第一时钟信号端连接，所述第一晶体管的第一极与发光信号输入端连接，所述第一晶体管的第二极与所述第二节点连接；
36.所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第二电源端连接，所述第二晶体管的第二极与所述第三节点连接；
37.所述第三晶体管的控制极与所述第二节点电连接，所述第三晶体管的第一极与所述第三节点连接，所述第三晶体管的第二极与所述第一时钟信号端连接；
38.所述第四晶体管的控制极与所述第三节点连接，所述第四晶体管的第一极与所述第二时钟信号端连接，所述第四晶体管的第二极与第四节点连接；
39.所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与第四节点连接，所述第五晶体管的第二极与所述第一节点连接；
40.所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与第二电源端连接；
41.所述第三电容的第一端与所述第三节点连接，所述第三电容的第二端与所述第四节点连接；
42.所述第七晶体管的控制极与所述第三节点连接，所述第七晶体管的第一极与第二电源端连接，所述第七晶体管的第二极与所述第八晶体管的第一极端连接；
43.所述第八晶体管的控制极与所述第二时钟信号端连接，所述第八晶体管的第二极与所述第二节点连接；
44.所述第九晶体管的控制极与所述第一节点连接，所述第九晶体管的第一极与所述
第二电源端连接，所述第九晶体管的第二极与所述发光级联信号输出端连接；
45.所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第一极与所述发光级联信号输出端连接，所述第十晶体管的第二极与所述第一电源端连接；
46.所述第二十一晶体管的控制极与所述第六节点连接，所述第二十一晶体管的第一极与所述第二电源端连接，所述第二十一晶体管的第二极与所述发光控制驱动信号输出端连接；
47.所述第二十二晶体管的控制极与所述第二节点连接，所述第二十二晶体管的第一极与所述发光控制驱动信号输出端连接，所述第二十二晶体管的第二极与所述第一电源端连接。
48.在一些实施例中，所述调压电路还包括第一防漏电电路，所述第一输入电路、所述第二输入电路、所述第二节点控制电压连接于第五节点，所述第一防漏电电路位于所述第五节点和所述第二节点之间，所述第一输入电路、所述第二输入电路、所述第二电压控制电路均通过所述第一防漏电电路与所述第二节点连接；
49.所述第一防漏电电路还与所述第一电源端、第三电源端连接连接，所述第一防漏电电路配置为在所述第二节点处电压的控制下将所述第三电源端提供的第三工作电压写入至第一防漏电节点，所述第一防漏电节点位于所述第二节点与所述第五节点之间；
50.和/或，所述调压电路还包括第二防漏电电路，所述输出电路通过所述第二防漏电电路与第二电源端连接，所述输出电路与所述第二防漏电电路连接于第二防漏电节点；
51.所述第二防漏电电路还与第一节点、第一电源端、第二电源端连接，第二防漏电电路还与发光级联信号输出端或发光控制驱动信号输出端连接，所述第二防漏电电路配置为响应于所述发光级联信号输出端或所述发光控制驱动信号输出端处电压的控制，将所述第一电源端提供的第一工作电压写入至第二防漏电节点；
52.和/或，所述调压电路还包括：发光全局复位电路，所述发光全局复位电路与发光全局复位信号端、第一电源端、第二节点连接，配置为响应于所述发光全局复位信号端所提供信号的控制将所述第一电源端提供的第一工作电压写入至第二节点。
53.在一些实施例中，所述第一防漏电电路包括第十一晶体管、第十二晶体管和第十三晶体管；
54.所述第十一晶体管的控制极与所述第一电源端连接，所述第十一晶体管的第一极与第五节点连接，所述第十一晶体管的第二极与所述第一防漏电节点连接；
55.所述第十二晶体管的控制极与所述第一电源端连接，所述第十二晶体管的第一极与所述第一防漏电节点连接，所述第十二晶体管的第二极与所述第二节点连接；
56.所述第十三晶体管的控制极与所述第二节点连接，所述第十三晶体管的第一极与所述第三电源端连接，所述第十三晶体管的第二极与所述第一防漏电节点连接；
57.所述第二防漏电电路包括第十四晶体管和第十五晶体管；
58.所述第十四晶体管的控制极与所述第一节点连接，所述第十四晶体管的第一极与所述第二电源端连接，所述第十四晶体管的第二极与所述第二防漏电节点连接；
59.所述第十五晶体管的控制极与所述发光级联信号输出端或发光控制驱动信号输出端连接，所述第十五晶体管的第一极与所述第一电源端连接，所述第十五晶体管的第二极与所述第二防漏电节点连接；
60.所述发光全局复位电路包括第十六晶体管；
61.所述第十六晶体管的控制极与所述发光全局复位信号端连接，所述第十六晶体管的第一极与所述第二节点连接，所述第十六晶体管的第二极与所述第一电源端连接。
62.第二方面，本公开实施例还提供了一种栅极驱动电路，包括：级联的多个第一移位寄存器，所述第一移位寄存器采用上述第一方面中提供的所述移位寄存器；
63.位于第一级的所述第一移位寄存器的信号输入端与发光起始信号线连接，除位于第一级之外的其他级的所述第一移位寄存器与各自前一级的所述第一移位寄存器的所述发光级联信号输出端连接；
64.各所述第一移位寄存器的所述发光控制驱动信号输出端与对应的发光控制信号线连接。
65.第三方面，本公开实施例还提供了一种显示装置，包括：显示区和位于显示区周边的周边区，所述显示区包括呈阵列排布的多个像素单元，每行像素单元配置有对应的发光控制信号线，所述发光控制信号线与对应所述像素单元内的发光控制晶体管的控制极连接；
66.所述周边区包括第一栅极驱动电路，所述第一栅极驱动电路采用上述第二方面提供的所述栅极驱动电路。
67.在一些实施例中，每行像素单元还配置有对应的第二栅线，所述第二栅线与对应所述像素单元内的感测晶体管的控制极连接；
68.所述周边区还包括第二栅极驱动电路，所述第二栅极驱动电路包括：级联的多个第二移位寄存器，所述第二移位寄存器配置有第二栅驱动信号输出端，所述第二栅驱动信号输出端与对应的所述第二栅线连接；
69.所述第二移位寄存器包括第一显示预充复位电路、感测级联电路、第一感测预充复位电路、第一下拉控制电路、栅级联输出电路和第二栅驱动输出电路；
70.所述感测级联电路和所述第一感测预充复位电路连接于感测级联节点，所述第一显示预充复位电路、所述第一感测预充复位电路、所述第一下拉控制电路、所述栅级联输出电路和所述第二栅驱动输出电路连接于第一上拉节点，所述第一下拉控制电路、所述栅级联输出电路和所述第二栅驱动输出电路连接于第一下拉节点；
71.所述第一显示预充复位电路，与显示信号输入端、显示复位信号端和第五电源端连接，配置为响应于所述显示信号输入端所提供信号的控制，将所述显示信号输入端所提供信号写入所述第一上拉节点，以及响应于所述显示复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第一下拉节点；
72.所述感测级联电路，与感测信号输入端和随机信号端连接，配置为响应于所述随机信号端所提供信号的控制，将感测信号输入端提供的信号写入所述感测级联节点；
73.所述第一感测预充复位电路，与第三时钟信号端、感测复位信号端和第五电源端连接，配置为响应于所述感测级联节点处电压的控制将所述第三时钟信号端所提供信号写入至感测预充节点，且响应于所述第三时钟信号端所提供信号的控制将所述感测预充节点处电压写入至所述第一上拉节点，以及响应所述感测复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第一上拉节点；
74.所述第一下拉控制电路，与第四电源端和第五电源端连接，配置为向所述第一下
拉节点写入与所述第一上拉节点处电压反相的电压；
75.所述栅级联输出电路，与级联时钟信号端、第五电源端和栅级联信号输出端连接，配置为响应于所述第一上拉节点处电压的控制将所述级联时钟信号端所提供信号写入至所述栅级联信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第五电源端提供的第五工作电压写入至所述栅级联信号输出端；
76.所述第二栅驱动输出电路，与第二驱动时钟信号端和第六电源端连接，配置为响应于所述第一上拉节点处电压的控制将所述第二驱动时钟信号端所提供信号写入至所述第二栅驱动信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第二栅驱动信号输出端。
77.在一些实施例中，在所述第一栅极驱动电路内，任意一个所述第一移位寄存器所连接的所述强制输出控制端包括：与所述第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的第二栅驱动信号输出端或栅级联信号输出端；
78.或者，所述第一移位寄存器为权利要求5或8中所述移位寄存器，在所述第一栅极驱动电路内，任意一个所述第一移位寄存器所连接的第一控制端和第二控制端分别为：与所述第一移位寄存器对应同一行像素单元的第二移位寄存器内部的所述感测级联节点和预先所配置的第四时钟信号端。
79.在一些实施例中，所述第二移位寄存器配置有第四栅驱动信号输出端，所述第四栅驱动信号输出端与对应的所述第二栅线连接；
80.所述第二移位寄存器还包括第二显示预充复位电路、第二感测预充复位电路、第二下拉控制电路和第四栅驱动输出电路；所述第二显示预充复位电路、所述第二感测预充复位电路、所述第二下拉控制电路和所述第四栅驱动输出电路连接于第二上拉节点，所述第二下拉控制电路和所述第四栅驱动输出电路连接于第二下拉节点；
81.所述第二显示预充复位电路，与显示信号输入端、显示复位信号端和第五电源端连接，配置为响应于所述显示信号输入端所提供信号的控制，将所述显示信号输入端所提供信号写入所述第二上拉节点，以及响应于所述显示复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第二下拉节点；
82.所述第二感测预充复位电路，与感测预充信号端、第三时钟信号端、感测复位信号端和第五电源端连接，配置为响应于所述第三时钟信号端所提供信号的控制将所述感测预充节点处电压写入至所述第二上拉节点，以及响应所述感测复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第二上拉节点；
83.所述第二下拉控制电路，与第七电源端和第五电源端连接，配置为向所述第二下拉节点写入与所述第二上拉节点处电压反相的电压；
84.所述第四栅驱动输出电路，与第四驱动时钟信号端和第六电源端连接，配置为响应于所述第二上拉节点处电压的控制将所述第四驱动时钟信号端所提供信号写入至所述第四栅驱动信号输出端，以及响应于所述第二下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第四栅驱动信号输出端。
85.在一些实施例中，第二移位寄存器还包括：空白有效输出电路；
86.所述空白有效输出电路，与所述第一上拉节点、所述第一下拉节点、空白有效时钟信号端、空白有效信号输出端和第六电源端连接，配置为响应于所述第一上拉节点处电压
的控制将所述空白有效时钟信号端所提供信号写入至所述空白有效信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述空白有效信号输出端；
87.或者，所述空白有效输出电路，与所述第二上拉节点、所述第二下拉节点、空白有效时钟信号端、空白有效信号输出端和第六电源端连接，配置为响应于所述第二上拉节点处电压的控制将所述空白有效时钟信号端所提供信号写入至所述空白有效信号输出端，以及响应于所述第二下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述空白有效信号输出端；
88.在所述第一栅极驱动电路内，任意一个所述第一移位寄存器所连接的所述强制输出控制端包括：与所述第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的空白有效信号输出端。
89.在一些实施例中，每行像素单元还配置有对应的第一栅线，所述第一栅线与对应所述像素单元内的数据写入晶体管的控制极连接；
90.所述第二移位寄存器还包括第一栅驱动输出电路和第三栅驱动输出电路；
91.所述第一栅驱动输出电路，与所述第一上拉节点、所述第一下拉节点、第一栅驱动信号输出端、第一驱动时钟信号端和第六电源端连接，配置为响应于所述第一上拉节点处电压的控制将所述第一驱动时钟信号端所提供信号写入至所述第一栅驱动信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第一栅驱动信号输出端；
92.所述第三栅驱动输出电路，与所述第二上拉节点、所述第二下拉节点、第三栅驱动信号输出端、第三驱动时钟信号端和第六电源端连接，配置为响应于所述第二上拉节点处电压的控制将所述第三驱动时钟信号端所提供信号写入至所述第三栅驱动信号输出端，以及响应于所述第二下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第三栅驱动信号输出端；
93.所述第一栅驱动信号输出端和所述第三栅驱动信号输出端分别与对应的所述第一栅线连接。
附图说明
94.图1为相关技术所涉及显示基板内像素单元的一种电路结构示意图；
95.图2为图1所示像素单元的一种工作时序图；
96.图3为相关技术所涉及显示基板内像素单元的另一种电路结构示意图；
97.图4a为图3所示像素单元的一种工作时序图；
98.图4b为图3所示像素单元在空白时段进行外部补偿感测的一种工作时序图；
99.图5为本公开实施例提供的第一移位寄存器的一种电路结构示意图；
100.图6为相关技术所涉及发光控制栅极驱动电路的一种驱动时序图；
101.图7为本公开所涉及发光控制栅极驱动电路的一种驱动时序图；
102.图8为本公开实施例中第一移位寄存器的另一种电路结构示意图；
103.图9为本公开实施例中第一移位寄存器的又一种电路结构示意图；
104.图10为图9所示第一移位寄存器的一种工作时序图；
105.图11为本公开实施例中第一移位寄存器的再一种电路结构示意图；
106.图12为图11所示第一移位寄存器的一种工作时序图；
107.图13为图11所示第一移位寄存器的另一种工作时序图；
108.图14为本公开实施例中第一移位寄存器的再一种电路结构示意图；
109.图15为本公开实施例中第一移位寄存器的再一种电路结构示意图；
110.图16为本公开实施例中第一移位寄存器的再一种电路结构示意图；
111.图17为本公开实施例中第一移位寄存器的再一种电路结构示意图；
112.图18为本公开实施例中第一移位寄存器的再一种电路结构示意图；
113.图19为本公开实施例中第一移位寄存器的再一种电路结构示意图；
114.图20为本公开实施例提供的一种栅极驱动电路的一种电路结构示意图；
115.图21为本公开实施例提供的一种显示装置的结构示意图；
116.图22为本公开实施例中第二移位寄存器的一种电路结构示意图；
117.图23为本公开实施例中第二移位寄存器的另一种电路结构示意图；
118.图24为图23所示第二移位寄存器的一种工作时序图；
119.图25a为本公开实施例中级联时钟信号端、第二驱动时钟信号端、栅级联信号输出端和第二栅驱动信号输出端的一种工作时序图；
120.图25b为本公开实施例中级联时钟信号端、第二驱动时钟信号端、栅级联信号输出端和第二栅驱动信号输出端的另一种工作时序图；
121.图25c为本公开实施例中感测级联节点、第四时钟信号端、第二栅驱动信号输出端的一种工作时序图；
122.图26为本公开实施例提供的第二移位寄存器的又一种电路结构示意图；
123.图27为本公开实施例中第一驱动时钟信号端、第二驱动时钟信号端、第一栅驱动信号输出端、第二栅驱动信号输出端的一种工作时序图；
124.图28为本公开实施例提供的第二移位寄存器的再一种电路结构示意图；
125.图29为本公开实施例提供的第二移位寄存器的再一种电路结构示意图；
126.图30为本公开实施例中位于相邻行的两个像素单元共用同一发光控制晶体管的一种电路结构示意图。
具体实施方式
127.为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器、栅极驱动电路和显示装置进行详细描述。
128.本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的连接，不管是直接的还是间接的。
129.本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即
栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为n型晶体管，也可以为p型晶体管。在本公开实施例中，当采用n型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为n型晶体管为例进行的说明。
130.在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于n型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于p型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。
131.在下面描述中，将以晶体管为n型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用p型晶体管时，需要相应调整控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。
132.图1为相关技术所涉及显示基板内像素单元的一种电路结构示意图，图2为图1所示像素单元的一种工作时序图，如图1和图2所示，该像素电路为3t1c结构，即包括三个晶体管(数据写入晶体管qtft、驱动晶体管dtft、感测晶体管stft)和1个电容(存储电容cst)。其中，数据写入晶体管qtft的控制极连接第一栅线g1，数据写入晶体管qtft的第一极连接数据线data，感测晶体管stft的控制极连接第二栅线g2，感测晶体管stft的第一极连接感测线sence。
133.对于单个像素单元而言，其在一帧过程中需要经历写入显示数据阶段和发光阶段；其中，在写入显示数据阶段过程中，第一栅线g1控制数据写入晶体管qtft导通，数据线data将数据电压vdata写入至驱动晶体管dtft的控制极；在发光阶段时，驱动晶体管dtft根据自身控制极处的电压输出相应的驱动电流，以驱动发光元件oled进行发光。
134.此外，在相邻两帧之间一般还配置有空白时段(也称为blank时段)，此时一帧包括显示驱动时段和空白时段，空白时段一般可用于随机对某个像素单元行进行外部补偿感测。
135.在图1所示像素单元中，只能通过数据电压vdata去控制发光元件oled在一帧中的显示亮度，而数据电压vdata是由ic输出的，在ic精度不够的情况下会引起低灰阶展不开的问题。例如，ic精度为0.1v，而0.1v数据电压对应灰阶为l20，此时该ic无法精准输出灰阶l1～l19所对应灰阶。
136.为解决上述技术问题，相关技术对像素单元的电路结构进行了改进。图3为相关技术所涉及显示基板内像素单元的另一种电路结构示意图，图4a为图3所示像素单元的一种工作时序图，图4b为图3所示像素单元在空白时段进行外部补偿感测的一种工作时序图，如图3至图4b所示，相关技术所提供的新像素单元为4t1c结构，其不但包括图1中的数据写入晶体管qtft、驱动晶体管dtft、感测晶体管stft，还包括发光控制晶体管etft。其中，作为一个示例，参见图3所示，发光控制晶体管etft设置于驱动晶体管dtft与电源端elvdd之间，发光控制晶体管etft的控制极与发光控制信号线相连。作为又一个示例，发光控制晶体管可设置在驱动晶体管dtft与发光器件oled之间(未给出相应附图)。
137.参见图4a所示，对于单个像素单元而言，在发光阶段过程中通过发光控制信号线来控制发光控制晶体管etft导通或截止，从而可以对发光元件oled在发光阶段中的点亮时间进行控制，进而可对发光元件oled在一帧中的等效亮度(即人眼感受到的亮度，也称为感
官亮度)进行控制。具体地，发光阶段包括点亮阶段和插黑阶段，发光控制信号包括发光驱动信号和插黑驱动信号；在点亮阶段过程中通过发光控制信号线提供发光驱动信号(即有效电平信号)来控制发光控制晶体管etft导通，此时驱动晶体管能够正常输出驱动电流，发光元件oled发光；在插黑阶段过程中通过发光控制信号线提供插黑驱动信号(即非有效电平信号)来控制发光控制晶体管etft截止，此时驱动晶体管dtft无驱动电流输出，发光元件不发光。一般地，插黑阶段的总时长越长，则发光元件的等效亮度越低。
138.图4a中示例性画出了发光阶段内包括2个插黑阶段的情况，当然在实际应用中发光阶段也可以包括1个插黑阶段、3个插黑阶段或更多插黑阶段。
139.通过上述内容可见，通过设置发光控制晶体管etft可使得发光元件能够呈现较低灰阶所对应的亮度，从而有效解决了ic精度不够像素单元无法呈现低灰阶亮度的问题。然而，在实际应用中发现，由于现有用于提供插黑驱动信号的栅极驱动电路(一般又称为发光控制栅极驱动电路)内部的所有移位寄存器是依次级联的，因此现有用于提供插黑驱动信号的栅极驱动电路会不间断地、依次向各发光控制信号线输出插黑驱动信号。此时，不避免地会出现某些行像素单元所对应的发光控制信号线接收到插黑驱动信号的时间位于空白时段内。而通过图4b所示时序可见，在对某行像素单元进行外部补偿感测时，需要该行像素单元所连接发光控制信号线所提供的信号始终为发光驱动信号(即有效电平信号)。故，对于在空白时段内接收到插黑驱动信号的像素单元行是无法进行外部补偿感测。即，相关技术不能支持在空白时段的随机外部补偿感测。
140.为有效解决相关技术不能支持在空白时段的随机外部补偿感测的问题，本公开实施例提供了一种移位寄存器，下面将结合具体实施例来对本公开的发明原理进行详细描述。需要说明的是，为与显示装置上其他栅极驱动电路内的移位寄存器进行区别，本公开中将位于发光控制栅极驱动电路内的移位寄存器称为第一移位寄存器，该第一移位寄存器可用于向对应的发光控制信号线提供发光控制信号(包括发光驱动信号和插黑驱动信号)。
141.图5为本公开实施例提供的第一移位寄存器的一种电路结构示意图，如图5所示，该第一移位寄存器包括：调压电路20、发光级联输出电路25、第一发光驱动输出电路29和第二发光驱动输出电路30。
142.其中，调压电路20与发光信号输入端input、第一时钟信号端cka、第二时钟信号端ckb、第一节点n1、第二节点n2连接，调压电路20配置为响应于发光信号输入端input、第一时钟信号端cka、第二时钟信号端ckb所提供信号的控制，调整第一节点n1和第二节点n2处的电压。
143.发光级联输出电路25与第一电源端、第二电源端、发光级联信号输出端cr、第一节点n1、第二节点n2连接，发光级联输出电路25配置为响应于第一节点n1处电压的控制将第二电源端提供的第二工作电压写入至发光级联信号输出端cr，以及响应于第二节点n2处电压的控制将第一电源端提供的第一工作电压写入至发光级联信号输出端cr。
144.第一发光驱动输出电路29与第一电源端、第二电源、发光控制驱动信号输出端out、第二节点n2、第六节点n6连接，第一发光驱动输出电路29配置为响应于第六节点n6处电压的控制将第二电源端提供的第二工作电压写入至发光控制驱动信号输出端out，以及响应于第二节点n2处电压的控制将第一电源端提供的第一工作电压写入至发光控制驱动信号输出端out；第六节点n6与第一节点n1连接。
145.第二发光驱动输出电路30与第一电源端、发光控制驱动信号输出端out、强制输出控制端csd连接，第二发光驱动输出电路30配置为响应于强制输出控制端csd所提供信号的控制，将第一电源端所提供的第一工作电压写入至发光控制驱动信号输出端out。
146.在本公开实施例中，第一电源端所提供的第一工作电压为有效电平信号，当第二发光驱动电路处于工作状态向发光控制驱动信号输出端out写入第一工作电压时，无论第一发光驱动电路向发光控制驱动信号输出端out输出何种电压，发光控制驱动信号输出端out始终输出发光驱动信号(即有效电平信号)。当第二发光驱动电路处于非工作状态时，发光控制驱动信号输出端out所输出信号受第一发光驱动电路的影响。
147.在本公开实施例中，将第一移位寄存器的发光级联信号输出端cr和发光控制驱动信号输出端out分别设置，其中发光级联输出电路25用于控制发光级联信号输出端cr的输出，第一发光驱动输出电路29和第二发光驱动输出电路30共同控制发光控制驱动信号输出端out的输出；也就是说，第一移位寄存器所输出的发光级联信号与发光控制信号可以分别进行控制；基于此，在本公开中可在保证发光控制栅极驱动电路内第一移位寄存器的正常级联的情况下，可对各第一移位寄存器所输出的发光控制信号进行独立控制。
148.在某一行像素单元需进行外部补偿感测且若采用常规发光控制栅极驱动电路进行驱动过程中该一行像素单元会在空白时段内接收到插黑驱动信号(即非有效电平信号)时，在本公开中可以通过该进行外部补偿感测的像素单元行所对应第一移位寄存器所连接的强制输出控制端csd，来控制该进行外部补偿感测的像素单元行所对应第一移位寄存器的发光控制驱动信号输出端out强制性输出发光驱动信号(即有效电平信号)，以使得需进行外部补偿感测的像素单元行在空白时段内接收到的发光控制信号为发光驱动信号。也就是说，原本会在空白时段内接收到插黑驱动信号且需要在空白时段内进行外部补偿感测的像素单元行，其实际会在空白时段内接收到发光驱动信号，从而能够保证该像素单元行的外部补偿感测过程顺利进行。
149.下面将结合一个具体示例来对本公开的技术方案进行详细描述。图6为相关技术所涉及发光控制栅极驱动电路的一种驱动时序图，图7为本公开所涉及发光控制栅极驱动电路的一种驱动时序图，如图6和图7所示，图中em《i》表示第i条发光控制信号线，即第i行像素单元所配置的发光控制信号线，i为整数且1≤i≤n，n为像素单元的总行数。其中，第m行像素单元为需要进行外部补偿感测的像素单元行。
150.参见图6所示，假设采用相关技术所提供栅极驱动电路对发光控制信号线进行驱动时，第m行像素单元所对应的发光控制信号线em《m》会在空白时段内接收到插黑驱动信号(图6和图7中示例出了一个帧每行像素单元配置有2个插黑阶段，每条发光控制信号线理论上会接收到2个插黑驱动信号的情况)，则此时由于第m行像素单元所配置的发光控制信号线em《m》会在空白时段内接收到插黑驱动信号，基于前面内容可见，第m行像素单元无法正常进行外部补偿感测。
151.参见图7所示，在本公开实施例中，发光控制栅极驱动电路内各第一移位寄存器的发光级联信号输出端cr和发光控制驱动信号输出端out分别设置，在发光控制栅极驱动电路内第一移位寄存器的正常级联的情况下，可对各第一移位寄存器所输出的发光控制信号进行独立控制，故可控制第m行像素单元所连接的第一移位寄存器内第二发光控制驱动电路在空白时段内进行工作，以使得第m行像素单元所连接的第一移位寄存器的发光控制驱
动信号输出端out在空白时段内始终输出发光驱动信号(即有效电平信号)，从而保证第m行像素单元能够正常进行外部补偿感测。此外，由于发光控制栅极驱动电路内的第一移位寄存器保持正常级联，故第m+1行像素单元所对应的第一移位寄存器能够在空白时段内正常的输出插黑驱动信号。
152.图8为本公开实施例中第一移位寄存器的另一种电路结构示意图，如图8所示，在一些实施例中，第一移位寄存器中的调压电路20包括第一输入电路21、第二输入电路22、第一电压控制电路23和第二电压控制电路24。
153.其中，第一输入电路21与发光信号输入端input、第一时钟信号端cka和第二节点n2连接，第一输入电路21配置为响应于第一时钟信号端cka所提供信号的控制将发光信号输入端input所提供信号写入至第二节点n2。
154.第二输入电路22与第一时钟信号端cka、第一电源端和第二节点n2连接，第二输入电路22配置为响应于第一时钟信号端cka所提供信号的控制将第一电源端提供的第一工作电压写入至第三节点n3，以及响应于第二节点n2处电压的控制将第一时钟信号端cka所提供信号写入至第三节点。
155.第一电压控制电路23与第二时钟信号端ckb、第二电源端、第一节点n1、第二节点n2和第三节点n3连接，第一电压控制电路配置为响应于第三节点n3处电压和第二时钟信号端ckb所提供信号的控制将第二时钟信号端ckb所提供信号写入至第一节点n1，以及响应于第二节点n2处电压的控制将第二电源端提供的第二工作电压写入至第一节点n1。
156.第二电压控制电路24与第二时钟信号端ckb、第二电源端、第三节点连接，第二电压控制电路24配置为响应于第三节点n3处电压和第二时钟信号端ckb所提供信号将第二电源端提供的第二工作电压写入至第二节点n2。
157.当然，本公开实施例中的调压电路20并不限于图8中所示情况，图8中所示调压电路20的电路结构仅起到示例性作用，其不会对本公开的技术方案产生限制。
158.在一些实施例中，第一移位寄存器还包括第一防漏电电路26；其中，第一输入电路21、第二输入电路22、第二节点n2控制电压连接于第五节点n5，第一防漏电电路26位于第五节点n5和第二节点n2之间，第一输入电路21、第二输入电路、第二电压控制电路24均通过第一防漏电电路26与第二节点n2连接。第一防漏电电路26还与第一电源端、第三电源端连接连接，第一防漏电电路26配置为在第二节点n2处电压的控制下将第三电源端提供的第三工作电压写入至第一防漏电节点off1，第一防漏电节点off1位于第二节点n2与第五节点n5之间。
159.在一些实施例中，第一移位寄存器还包括第二防漏电电路27；输出电路通过第二防漏电电路27与第二电源端连接，发光级联输出电路25与第二防漏电电路27连接于第二防漏电节点off2；第二防漏电电路27还与第一节点n1、第一电源端、第二电源端连接，第二防漏电电路27还与发光级联信号输出端cr或发光控制驱动信号输出端out连接，第二防漏电电路27配置为响应于发光级联信号输出端cr或发光控制驱动信号输出端out处电压的控制，将第一电源端提供的第一工作电压写入至第二防漏电节点off2。
160.图9为本公开实施例中第一移位寄存器的又一种电路结构示意图，如图9所示，在一些实施例中，第一输入电路21包括第一晶体管t1，第二输入电路22包括第二晶体管t2和第三晶体管t3，第一电压控制电路23包括第四晶体管t4、第五晶体管t5、第六晶体管t6和第
三电容c3，第二电压控制电路24包括第七晶体管t7和第八晶体管t8，发光级联输出电路25包括第九晶体管t9和第十晶体管t10，第一发光驱动输出电路29包括第二十一晶体管t21和第二十二晶体管t22。
161.其中，第一晶体管t1的控制极与第一时钟信号端cka连接，第一晶体管t1的第一极与发光信号输入端input连接，第一晶体管t1的第二极与第二节点n2连接。
162.第二晶体管t2的控制极与第一时钟信号端cka连接，第二晶体管t2的第一极与第二电源端连接，第二晶体管t2的第二极与第三节点n3连接。
163.第三晶体管t3的控制极与第二节点n2电连接，第三晶体管t3的第一极与第三节点n3连接，第三晶体管t3的第二极与第一时钟信号端cka连接。
164.第四晶体管t4的控制极与第三节点n3连接，第四晶体管t4的第一极与第二时钟信号端ckb连接，第四晶体管t4的第二极与第四节点n4连接。
165.第五晶体管t5的控制极与第二时钟信号端ckb连接，第五晶体管t5的第一极与第四节点n4连接，第五晶体管t5的第二极与第一节点n1连接。
166.第六晶体管t6的控制极与第二节点n2连接，第六晶体管t6的第一极与第一节点n1连接，第六晶体管t6的第二极与第二电源端连接。
167.第三电容c3的第一端与第三节点n3连接，第三电容c3的第二端与第四节点n4连接。
168.第七晶体管t7的控制极与第三节点n3连接，第七晶体管t7的第一极与第二电源端连接，第七晶体管t7的第二极与第八晶体管t8的第一极端连接。
169.第八晶体管t8的控制极与第二时钟信号端ckb连接，第八晶体管t8的第二极与第二节点n2连接。
170.第九晶体管t9的控制极与第一节点n1连接，第九晶体管t9的第一极与第二电源端连接，第九晶体管t9的第二极与发光级联信号输出端连接。
171.第十晶体管t10的控制极与第二节点n2连接，第十晶体管t10的第一极与发光级联信号输出端连接，第十晶体管t10的第二极与第一电源端连接。。
172.第二十一晶体管t21的控制极与第六节点n6连接，第二十一晶体管t21的第一极与第二电源端连接，第二十一晶体t21管的第二极与发光控制驱动信号输出端out连接。
173.第二十二晶体管t22的控制极与第二节点连接，第二十二晶体管t22的第一极与发光控制驱动信号输出端out连接，第二十二晶体管t22的第二极与第一电源端连接。
174.在一些实施例中，发光级联输出电路25还包括第一电容c1和第二电容c2。其中，第一电容c1的第一端与第一节点n1连接，第一电容c1的第二端与第二电源端连接。第二电容c2的第一端与发光级联信号输出端连接，第二电容c2的第二端与第二节点n2连接。其中，第一电容c1和第二电容c2的设置是为了提升第一节点和第二节点处电压的稳定。
175.在一些实施例中，第一发光驱动输出电路29还包括第四电容c4和第五电容c5。其中，第四电容c4的第一端与第六节点n6连接，第四电容c4的第二端与第二电源端连接。第五电容c5的第一端与发光控制驱动信号输出端连接，第五电容c5的第二端与第二节点n2连接。
176.在一些实施例中，第一防漏电电路26包括第十一晶体管t11、第十二晶体管t12和第十三晶体管t13。
177.其中，第十一晶体管t11的控制极与第一电源端连接，第十一晶体管t11的第一极与第五节点n5连接，第十一晶体管t11的第二极与第一防漏电节点off1连接。
178.第十二晶体管t12的控制极与第一电源端连接，第十二晶体管t12的第一极与第一防漏电节点off1连接，第十二晶体管t12的第二极与第二节点n2连接。
179.第十三晶体管t13的控制极与第二节点n2连接，第十三晶体管t13的第一极与第三电源端连接，第十三晶体管t13的第二极与第一防漏电节点off1连接。
180.在一些实施例中，第二防漏电电路27包括第十四晶体管t14和第十五晶体管t15。
181.第十四晶体管t14的控制极与第一节点n1连接，第十四晶体管t14的第一极与第二电源端连接，第十四晶体管t14的第二极与第二防漏电节点off2连接。
182.第十五晶体管t15的控制极与发光级联信号输出端cr或发光控制驱动信号输出端out连接，第十五晶体管t15的第一极与第一电源端连接，第十五晶体管t15的第二极与第二防漏电节点off2连接。需要说明的是，图9中仅示例性给出了第十五晶体管t15的控制极与发光级联信号输出端cr相连接的情况。
183.图10为图9所示第一移位寄存器的一种工作时序图，如图10所示，其中第一电源端提供的第一工作电压为高电平工作电压vgh1，第二电源端提供的第二工作电压为低电平工作电压为vgl，第三电源端提供的第三工作电压为高电平工作电压vgh2，其中vgh2略大于vgh1。下面先对第一移位寄存器通过发光级联信号输出端输出发光级联信号的过程进行详细描述。图9所示第一移位寄存器输出发光级联信号的过程包括如下几个工作阶段：
184.第一阶段t1，发光信号输入端input提供低电平信号，第一时钟信号端cka提供高电平信号，第二时钟信号端ckb提供低电平信号。第一晶体管t1、第二晶体管t2、第四晶体管t4、第七晶体管t7、第十一晶体管t11、第十二晶体管t12和第十五晶体管t15均导通；第三晶体管t3、第五晶体管t5、第六晶体管t6、第八晶体管t8、第九晶体管t9、第十晶体管t10、第十三晶体管t13和第十四晶体管t14均截止。
185.具体地，第一时钟信号端cka提供高电平信号，则第一晶体管t1和第二晶体管t2均导通，发光信号输入端input提供的低电平信号写入至第五节点n5，此时第十一晶体管t11和第十二晶体管t12均导通，故低电平信号通过第十一晶体管t11和第十二晶体管t12写入至第二节点n2，第二节点n2处电压于低电平状态，故第六晶体管t6、第十三晶体管t13、第十晶体管t10均截止。与此同时，第一工作电压vgh1通过第二晶体管t2写入至第三节点n3，第三节点n3处电压于高电平状态，第四晶体管t4导通，第二时钟信号端ckb提供的低电平信号的通过第四晶体管t4写入至第四节点n4，第四节点n4处电压处于低电平状态。
186.由于第二时钟信号处于低电平状态，故第五晶体管t5截止。此时，第一节点n1处于浮接(floating)状态，第一节点n1处电压维持前一阶段的低电平状态。由于第九晶体管t9和第十晶体管t10均截止，故发光级联信号输出端处于浮接状态，发光级联信号输出端维持前一阶段的高电平状态，即发光级联信号输出端cr输出高电平信号。此时，第十五晶体管t15导通，第一工作电压vgh1通过第十五晶体管t15写入至第二防漏电节点off2，此时可有效防止发光级联信号输出端cr处电压通过第九晶体管t9产生漏电，有利于维持发光级联信号输出端处电压的稳定。
187.第二阶段t2，包括交替进行的两个子阶段s1、s2。
188.在子阶段s1，发光信号输入端input提供低电平信号，第一时钟信号端cka提供低
电平信号，第二时钟信号端ckb提供高电平信号。第四晶体管t4、第五晶体管t5、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十一晶体管t11和第十二晶体管t12均导通；第一晶体管t1、第二晶体管t2、第三晶体管t3、第六晶体管t6、第十晶体管t10、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15均截止。
189.具体地，第一时钟信号端cka处于低电平状态，则第一晶体管t1和第二晶体管t2均截止，第三节点n3处于浮接状态维持高电平，第二时钟信号端ckb提供的高电平信号通过第四晶体管t4写入至第四节点n4，第四节点n4处电压由低电平状态变为高电平状态，在第三电容c3自举作用下第三节点n3处电压被进一步上拉至更高水平。与此同时也，由于第二时钟信号端ckb提供高电平信号，故第五晶体管t5和第八晶体管t8导通；其中由于第七晶体管t7和第八晶体管t8均导通，因此第二工作电压vgl1通过第七晶体管t7和第八晶体管t8写入至第五节点n5，第五节点n5维持低电平状态，相应地第十一晶体管t11和第十二晶体管t12均导通，第二节点n2也维持低电平状态，第六晶体管t6、第十晶体管t10和第十三晶体管t13均维持截止。
190.由于第五晶体管t5导通，故第四节点n4处的高电平信号可通过第五晶体管t5写入至第一节点n1，第一节点n1处电压处于高电平状态，此时第九晶体管t9和第十四晶体管t14均导通，第二工作电压vgl通过第十四晶体管t14和第九晶体管t9写入至发光级联信号输出端cr，发光级联信号输出端cr输出低电平信号。相应地，第十五晶体管t15截止。
191.在子阶段s2，发光信号输入端input提供低电平信号，第一时钟信号端cka提供高电平信号，第二时钟信号端ckb提供低电平信号。
192.第一晶体管t1、第二晶体管t2、第四晶体管t4、第七晶体管t7、第九晶体管t9、第十一晶体管t11和第十二晶体管t12均导通；第三晶体管t3、第五晶体管t5、第六晶体管t6、第八晶体管t8、第十晶体管t10、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15均截止。
193.具体地，第一时钟信号端cka提供高电平信号，则第一晶体管t1和第二晶体管t2均导通，发光信号输入端input提供的低电平信号写入至第五节点n5，第五节点n5维持低电平状态，相应地第二节点n2维持低电平状态。第六晶体管t6、第十晶体管t10和第十三晶体管t13均维持截止。与此同时，第一工作电压通过第二晶体管t2写入至第三节点n3，第三节点n3处电压下降至vgh1，第三节点n3处电压处于高电平状态，第四晶体管t4导通。第二时钟信号端ckb提供的低电平信号通过第四晶体管t4写入至第四节点n4，第四节点n4处电压处于低电平状态，
194.由于第二时钟信号端ckb处于低电平状态，故第五晶体管t5和第八晶体管t8均截止，此时第一节点n1处于浮接状态，第一节点n1维持前一节点的高电平状态，第九晶体管t9和第十四晶体管t14维持导通，发光级联信号输出端cr维持输出低电平信号。相应地，第十五晶体管t15维持截止。
195.第三阶段t3，发光信号输入端input提供高电平信号，第一时钟信号端cka提供低电平信号，第二时钟信号端ckb提供高电平信号。第四晶体管t4、第五晶体管t5、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十一晶体管t11和第十二晶体管t12均导通；第一晶体管t1、第二晶体管t2、第三晶体管t3、第六晶体管t6、第十晶体管t10、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15均截止。
196.第一移位寄存器在第三阶段t3的具体工作过程与在子阶段s1的具体工作过程相同，此处不再赘述。
197.第四阶段t4，包括交替进行的两个子阶段s3、s4。
198.在子阶段s3，发光信号输入端input提供高电平信号，第一时钟信号端cka提供高电平信号，第二时钟信号端ckb提供低电平信号。第一晶体管t1、第二晶体管t2、第三晶体管t3、第六晶体管t6、第十晶体管t10、第十三晶体管t13、第十五晶体管t15均导通，第四晶体管t4、第五晶体管t5、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十四晶体管t14均截止，第十一晶体管t11和第十二晶体管t12均先导通后切换至截止状态。
199.具体地，第一时钟信号端cka处于高电平状态，则第一晶体管t1和第二晶体管t2均导通，发光信号输入端input提供的高电平信号通过第一晶体管t1写入至第五节点n5此时第十一晶体管t11和第十二晶体管t12均导通，故高电平信号通过第十一晶体管t11和第十二晶体管t12写入至第二节点n2，第二节点n2处电压于低电平状态，故第六晶体管t6、第十三晶体管t13、第十晶体管t10均导通。由于第十三晶体管t13导通，故第三工作电压vgh2通过第十三晶体管t13写入至第一防漏电节点off1，相应地通过第十一晶体管t11和第十二晶体管t12使得第五节点n5和第二节点n2处电压上拉，此时第十一晶体管t11和第十二晶体管t12的栅源电压下降，直到第十一晶体管t11的栅源电压等于第十一晶体管t11的阈值电压、第十二晶体管t12的栅源电压等于第十二晶体管t12的阈值电压时，第十一晶体管t11和第十二晶体管t12均截止，此时第一防漏电节点off1处于浮接状态。通过该设计，可有效防止第二节点n2通过其他晶体管产生漏电，以维持第二节点n2处电压始终处于高电平状态。需要说明的是，在第一防漏电节点off1通过第十一晶体管t11和第十二晶体管t12分别向第五节点n5和第二节点n2进行充电的过程中，第五节点n5和第二节点n2处电压仅略微提升后便使得第十一晶体管t11和第十二晶体管t12截止。
200.与此同时，第一工作电压vgh1通过第二晶体管t2写入至第三节点n3，第三节点n3处电压于高电平状态，第四晶体管t4导通，第二时钟信号端ckb提供的低电平信号的通过第四晶体管t4写入至第四节点n4，第四节点n4处电压处于低电平状态。
201.又由于第二时钟信号处于低电平状态，故第五晶体管t5截止。此时，由于第六晶体管t6导通，故第二工作电压vgl通过第六晶体管t6写入至第一节点n1，第一节点n1处电压处于低电平状态。此时，第九晶体管t9和第十四晶体管t14均截止。
202.在第九晶体管t9截止且第十晶体管t10导通的情况下，发光级联信号输出端cr输出高电平信号。相应地，第十五晶体管t15导通。
203.在子阶段s4，发光信号输入端input提供高电平信号，第一时钟信号端cka提供低电平信号，第二时钟信号端ckb提供高电平信号。第三晶体管t3、第五晶体管t5、第六晶体管t6、第八晶体管t8、第十晶体管t10、第十三晶体管t13、第十五晶体管t15均导通，第一晶体管t1、第二晶体管t2、第四晶体管t4、第七晶体管t7、第九晶体管t9、第十四晶体管t14均截止，第十一晶体管t11和第十二晶体管t12均先导通后切换至截止状态。
204.具体地，第一时钟信号端cka处于低电平状态，则第一晶体管t1和第二晶体管t2均截止，第五节点n5维持前一阶段的高电平状态，第三晶体管t3导通，第一时钟信号端cka提供的低电平信号通过第三晶体管t3写入至第三节点n3，第三节点n3处电压处于低电平状态，第四晶体管t4和第七晶体管t7截止。
205.由于第十一晶体管t11和第十二晶体管t12均截止，故第二节点n2浮接以维持前一阶段的高电平状态，此时第六晶体管t6、第十晶体管t10和第十三晶体管t13均导通，第一节点n1处电压维持低电平状态，第九晶体管t9、第十四晶体管t14均维持截止状态。
206.在第九晶体管t9截止且第十晶体管t10导通的情况下，发光级联信号输出端cr维持输出高电平信号。相应地，第十五晶体管t15导通。
207.后续当第一时钟信号端cka提供高电平信号且发光信号输入端input提供低电平信号时，进入下一个周期的第一阶段t1。
208.需要说明的是，在第一移位寄存器内设置第一防漏电电路26和第二防漏电电路27的方案为本公开中的优选实施方案，第一防漏电电路26可在第四阶段t4中维持第二节点n2处电压稳定，第二防漏电电路27可在第一阶段t1中维持发光级联信号输出端cr处电压稳定。本领域技术人员应该知晓的是，在一些实施例中第一移位寄存器可以选择性的不包括第一防漏电电路26和/或第二防漏电电路27。
209.再次参见图9所示，在一些实施例中，第一移位寄存器还包括：发光全局复位电路28，发光全局复位电路28与发光全局复位信号端trst、第一电源端、第二节点n2连接，配置为响应于发光全局复位信号端trst所提供信号的控制将第一电源端提供的第一工作电压写入至第二节点n2。
210.参见图9所示，在一些实施例中，发光全局复位电路28包括第十六晶体管t16；第十六晶体管t16的控制极与发光全局复位信号端连接，第十六晶体管的t16第一极与第二节点n2连接，第十六晶体管t16的第二极与第一电源端连接。
211.在需要进行全局复位时，全局复位信号端提供高电平信号(即有效电平信号)，以使得第一移位寄存器内的第十六晶体管t16导通，此时第一工作电压vgh1通过第十六晶体管t16写入至第五节点n5，从而使得第二节点n2始终处于高电平状态，以达到全局复位的目的。当前，本领域技术人员应该知晓的是，在一些实施例中第一移位寄存器可以选择性的不包括发光全局复位电路。
212.下面将结合几个具体示例来对第一移位寄存器通过发光控制驱动信号输出端输出发光控制信号的过程进行详细描述。
213.图11为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图11所示，在一些实施例中，第一节点n1与第六节点n6直接相连，第二发光驱动输出电路30包括第二十三晶体管t23，第二十三晶体管t23的控制极与强制输出控制端csd连接，第二十三晶体管t23的第一极与第一电源端连接，第二十三晶体管t23的第二极与发光控制驱动信号输出端out连接。
214.图12为图11所示第一移位寄存器的一种工作时序图，如图12所示，作为一种场景，在不需要第一移位寄存器去强制输出有效电平信号时，可向强制输出控制端csd持续提供低电平信号(即非有效电平信号)，则在第一移位寄存器通过发光级联信号输出端cr输出发光级联信号的过程中，第二十三晶体管t23始终保持截止(第二发光驱动输出电路处于非工作状态)，此时发光控制驱动信号输出端out所输出信号仅受第一发光驱动输出电路29的影响。由于第二十一晶体管t21的工作状态与第九晶体管t9的工作状态保持一致，第二十二晶体管t22的工作状态与第十晶体管t10的工作状态保持一致，故发光控制驱动信号输出端out输出信号与发光级联信号输出端cr所输出信号保持一致。
215.图13为图11所示第一移位寄存器的另一种工作时序图，如图13所示，作为另一种场景，在需要第一移位寄存器在预设时段(例如，空白时段)去强制输出有效电平信号时，可在所需时段向强制输出控制端csd持续提供高电平信号(即有效电平信号)，在除预设时段之外的其他时间向强制输出控制端csd提供低电平信号(即非有效电平信号)；因此，在预设时段内第二十三晶体管t23时钟处于导通状态(第二发光驱动输出电路30处于工作状态)，在除预设时段之外的其他时间第二十三晶体管t23时钟处于截止状态(第二发光驱动输出电路处于非工作状态)。此时，在预设时段内无论第一发光驱动输出电路内的第二十一晶体管t21和第二十二晶体管t22处于何种状态，发光控制驱动信号输出端out始终输出高电平信号(即有效电平信号)；在除预设时段之外的其他时间，发光控制驱动信号输出端out所输出信号与发光级联信号输出端cr所输出信号保持一致。
216.需要说明的是，在图13所示场景中，由于第一节点n1与第六节点n6直接相连，即第一节点n1与第六节点n6的电压始终保持一致，因而会存在第二十一晶体管t21和第二十三晶体管t23同时导通的情况，为保证发光控制驱动信号输出端out能够输出高电平信号，可使得第二十三晶体管t23的沟道宽长比大于第二十一晶体管t21的沟道宽长比。
217.图14为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图14所示，在一些实施例中，强制输出控制端包括第一控制端和第二控制端；第二发光驱动输出电路包括：串联在第一电源端与发光控制驱动信号输出端之间的两个第二十三晶体管t23'、t23”；该两个第二十三晶体管t23'、t23”中的一个第二十三晶体管t23'的控制极与第一控制端cp1连接，该两个第二十三晶体管t23'、t23”中另一个第二十三晶体管t23”的控制极与第二控制端cp2连接。
218.也就是说，当第一控制端cp1和第二控制端cp2同时提供高电平信号(有效电平信号)时，两个第二十三晶体管t23'、t23”同时导通，第二发光驱动输出电路30才处于工作状态。即，第一控制端cp1和第二控制端cp2同时提供有效电平信号的时段为需要第一移位寄存器强制输出有效电平信号的时段。
219.在一些实施例中，第一移位寄存器所连接的第一控制端和第二控制端分别为：显示感测栅极驱动电路内与该第一移位寄存器对应同一行像素单元的第二移位寄存器内部的感测级联节点和预先所配置的第四时钟信号端；对于显示感测栅极驱动电路和第二移位寄存器的具体描述可参见后面内容。
220.图15为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图15所示，与前面实施例中不同的是，图15所示实施例中的第一移位寄存器还包括节点控制电路31；其中，节点控制电路31位于第六节点n6和第一节点n1之间，第六节点n6通过节点控制电路31与第一节点n1连接，节点控制电路31还与第二电源端、强制输出控制端csd连接，节点控制电路31配置为响应于强制输出控制端csd所提供信号的控制，使得第六节点n6与第一节点n1之间断路并将第二电源端提供的第二工作电压写入至第六节点n6。
221.在本公开实施例中，当强制输出控制端csd提供有效电平信号时，可使得第六节点n6与第一节点n1之间断路，并将非有效电平信号写入至第六节点n6；通过该设计，可有效避免出现第二发光驱动输出电路30向发光控制驱动信号输出端out写入第一工作电压的同时第一发光驱动输出电路29向发光控制驱动信号输出端out写入第二工作电压的情况。
222.图16为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图16所示，
在一些实施例中，节点控制电路31包括第一写入子电路311、第二写入子电路312、第二十四晶体管t24和第二十五晶体管t25。
223.其中，第一写入子电路311与第二电源端、强制输出控制端csd、第二十四晶体管t24的控制极连接，第一写入子电路311配置为响应于强制输出控制端csd所提供信号的控制，将第二电源端提供的第二工作电压写入至第二十四晶体管t24的控制极。
224.第二写入子电路312与第二电源、强制输出控制端csd、第六节点n6连接，第二写入子电路312配置为响应于强制输出控制端csd所提供信号的控制，将第二电源端提供的第二工作电压写入至第六节点n6。
225.第二十四晶体管t24的第一极与第一节点n1连接，第二十四晶体管t24的第二极与第六节点n6连接。
226.第二十五晶体管t25的控制极与第一电源端或第二时钟信号端连接，第二十五晶体管t25的第一极与第二十五晶体管t25的控制极连接，第二十五晶体管t25的第二极与第二十六晶体管t26的第二极连接。
227.图17为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图17所示，在一些实施例中，第一写入子电路311包括第二十六晶体管t26，第二写入子电路312包括第二十七晶体管t27。
228.其中，第二十六晶体管t26的控制极与强制输出控制端csd连接，第二十六晶体管t26的第一极与第二电源端连接，第二十六晶体管t26的第二极与第二十四晶体管t24的控制极连接。
229.第二十七晶体管t27的控制极与强制输出控制端csd连接，第二十七晶体管t27的第一极与第二电源端连接，第二十七晶体管t27的第二极与第六节点n6连接。
230.当强制输出控制端csd提供高电平信号(有效电平信号)时，第二十六晶体管和二十七晶体管导通，第一写入子电路311和第二写入子电路312均处于工作状态，第二工作电压可分别写入至第二十四晶体管的控制极和第六节点n6。此时，第二十四晶体管截止，以使得第一节点n1与第六节点n6之间断路。当强制输出控制端csd提供低电平信号(非有效电平信号)时，第二十五晶体管可将有效电平信号写入至第二十四晶体管的控制极，第二十四晶体管导通，第一节点n1与第六节点n6之间通路，此时第一节点n1与第六节点n6的电压保持一致。
231.图18为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图18所示，在一些实施例中，强制输出控制端csd包括第一控制端cp1和第二控制端cp2。
232.其中，第一写入子电路311包括：串联在第二电源端与第二十四晶体管t24的控制极之间的两个第二十六晶体管t26’、t26”；该两个第二十六晶体管t26’、t26”中的一个第二十六晶体管t26’的控制极与第一控制端cp1连接，该两个第二十六晶体管t26’、t26”中另一个第二十六晶体管t26”的控制极与第二控制端cp2连接。
233.第二写入子电路312包括：串联在第二电源端与第六节点n6的之间的两个第二十七晶体管t27’、t27”；该两个第二十七晶体管t27’、t27”中的一个第二十七晶体管t27’的控制极与第一控制端cp1连接，该两个第二十七t27’、t27”晶体管中另一个第二十七晶体管t27”的控制极与第二控制端cp2连接。
234.图19为本公开实施例中第一移位寄存器的再一种电路结构示意图，如图19所示，
在一些实施例中，第一移位寄存器还包括第二十八晶体管t28；第二十八晶体管t28的控制极与第二节点n2连接，第二十八晶体管t28的第一极与第二电源端连接，第二十八晶体管t28的第二极与第六节点n6连接。
235.在第二节点n2处电压处于有效电平状态时，第二十八晶体管t28导通，低电平电压vgl通过第二十八晶体管t28写入至第六节点n6，以实现在第二节点n2处于有效电平状态时使得第六节点n6处电压稳定保持于非有效电平状态。
236.基于同一发明构思，本公开实施例还提供了一种栅极驱动电路，该栅极驱动电路为发光控制栅极驱动电路，为方便描述，将其称为第一栅极驱动电路。图20为本公开实施例提供的一种栅极驱动电路的一种电路结构示意图，如图20所示，第一栅极驱动电路200包括：级联的多个第一移位寄存器sr_1、sr_2、sr_3、sr_4；其中，该第一移位寄存器sr_1、sr_2、sr_3、sr_4采用上述实施例提供的第一移位寄存器；位于第一级的第一移位寄存器sr_1的发光信号输入端input与发光起始信号线stv连接，除位于第一级之外的其他级的第一移位寄存器sr_2、sr_3、sr_4与各自前一级的第一移位寄存器的发光级联信号输出端cr连接；各第一移位寄存器sr_1、sr_2、sr_3、sr_4的发光控制驱动信号输出端out与对应的发光控制信号线em连接。
237.在一些实施例中，针对该第一栅极驱动电路配置有第一时钟信号线ck1和第二时钟信号线ck2；其中，第一栅极驱动电路内位于位于奇数级的第一移位寄存器的第一时钟信号端cka与第一时钟信号线ck1连接，位于奇数级的第一移位寄存器的第二时钟信号端ckb与第二时钟信号线ck2连接，位于位于偶数级的第一移位寄存器的第一时钟信号端cka与第二时钟信号线ck2连接，位于偶数级的第一移位寄存器的第二时钟信号端ckb与第一时钟信号线ck1连接。
238.在第一栅极驱动电路内的第一移位寄存器内配置有发光全局复位电路时，第一栅极驱动电路还配置有发光全局复位信号线reset，各级第一移位寄存器所配置的发光全局复位信号端trst连接同一发光全局复位信号线reset。
239.基于同一发明构思，本公开实施例还提供了一种显示装置。图21为本公开实施例提供的一种显示装置的结构示意图，如图21所示，该显示装置100包括：显示区101和位于显示区101周边的周边区102，显示区101包括呈阵列排布的多个像素单元300，每行像素单元配置有对应的发光控制信号线em，发光控制信号线em与对应像素单元300内的发光控制晶体管的控制极连接；周边区102包括用于向发光控制信号线em提供发光控制信号的第一栅极驱动电路200，第一栅极驱动电路200采用上述实施例所提供的第一栅极驱动电路。
240.在一些实施例中，本公开实施例中的像素单元300可采用图3中所示4t1c结构，针对显示区100内的第二栅线，在可在周边区内配置对应的第二栅极驱动电路400，第二栅极驱动电路400包括多个级联的第二移位寄存器(图21中未示出)，第二移位寄存器至少可向对应的第二栅线提供相应的驱动信号。
241.图22为本公开实施例中第二移位寄存器的一种电路结构示意图，如图22所示，在一些实施例中，第二移位寄存器配置有第二栅驱动信号输出端out2，第二栅驱动信号输出端out2与对应的第二栅线连接。
242.第二移位寄存器包括第一显示预充复位电路41、感测级联电路42、第一感测预充复位电路43、第一下拉控制电路44、栅级联输出电路45和第二栅驱动输出电路46。
243.感测级联电路42和第一感测预充复位电路43连接于感测级联节点h，第一显示预充复位电路41、第一感测预充复位电路43、第一下拉控制电路44、栅级联输出电路45和第二栅驱动输出电路46连接于第一上拉节点pu1，第一下拉控制电路44、栅级联输出电路45和第二栅驱动输出电路46连接于第一下拉节点pd1。
244.第一显示预充复位电路41与显示信号输入端stu1、显示复位信号端std和第五电源端连接，第一显示预充复位电路41配置为响应于显示信号输入端stu1所提供信号的控制，将显示信号输入端stu1所提供信号写入第一上拉节点pu1，以及响应于显示复位信号端std所提供信号的控制，将第五电源端提供的第五工作电压写入第一下拉节点pd1。
245.感测级联电路42与感测信号输入端stu2和随机信号端oe连接，感测级联电路42配置为响应于随机信号端oe所提供信号的控制，将感测信号输入端stu2提供的信号写入感测级联节点h。
246.第一感测预充复位电路43与第三时钟信号端ckc、感测复位信号端srst和第五电源端连接，第一感测预充复位电路43配置为响应于感测级联节点h处电压的控制将第三时钟信号端ckc所提供信号写入至感测预充节点n，且响应于第三时钟信号端ckc所提供信号的控制将感测预充节点n处电压写入至第一上拉节点pu1，以及响应感测复位信号端srst所提供信号的控制，将第五电源端提供的第五工作电压写入第一上拉节点pu1。
247.第一下拉控制电路44与第四电源端和第五电源端连接，第一下拉控制电路44配置为向第一下拉节点pd1写入与第一上拉节点pu1处电压反相的电压。
248.栅级联输出电路45与级联时钟信号端clkx、第五电源端和栅级联信号输出端cr1连接，栅级联输出电路45配置为响应于第一上拉节点pu1处电压的控制将级联时钟信号端clkx所提供信号写入至栅级联信号输出端cr1，以及响应于第一下拉节点pd1处电压的控制将第五电源端提供的第五工作电压写入至栅级联信号输出端cr1。
249.第二栅驱动输出电路46与第二驱动时钟信号端clk2和第六电源端连接，第二栅驱动输出电路46配置为响应于第一上拉节点pu1处电压的控制将第二驱动时钟信号端clk2所提供信号写入至第二栅驱动信号输出端out2，以及响应于第一下拉节点pd1处电压的控制将第六电源端提供的第六工作电压写入至第二栅驱动信号输出端out2。
250.在一些实施例中，当强制输出控制端为单个控制端时，在第一栅极驱动电路200内，任意一个第一移位寄存器所连接的强制输出控制端csd包括：与第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的第二栅驱动信号输出端out2或栅级联信号输出端cr1。
251.在一些实施例中，当强制输出控制端csd包括第一控制端cp1和第二控制端cp2时，在第一栅极驱动电路200内，任意一个第一移位寄存器所连接的第一控制端cp1和第二控制端cp2分别为：与第一移位寄存器对应同一行像素单元的第二移位寄存器内部的感测级联节点h和预先所配置的第四时钟信号端。
252.图23为本公开实施例中第二移位寄存器的另一种电路结构示意图，如图23所示，第一显示预充复位电路41包括第三十一晶体管t31和第三十二晶体管t32。
253.其中，第三十一晶体管t31的控制极与显示信号输入端stu1连接，第三十一晶体管t31的第一极与第三十一晶体管t31的控制极连接，第三十一晶体管t31的第二极与第一上拉节点pu1连接。
254.第三十二晶体管t32的控制极与显示复位信号端std连接，第三十二晶体管t32的第一极与第一上拉节点pu1连接，第三十二晶体管t32的第二极与第五电源端连接。
255.在一些实施例中，感测级联电路42包括第三十三晶体管t33；第三晶体管的控制极与随机信号端oe连接，第三十三晶体管t33的第一极与感测信号输入端stu2连接，第三十三晶体管t33的第二极与感测级联节点h连接。
256.在一些实施例中，第一感测预充复位电路43包括第三十四晶体管t34、第三十五晶体管t35和第三十六晶体管t36。
257.其中，第三十四晶体管t34的控制极与感测级联节点h连接，第三十四晶体管t34的第一极与第三时钟信号端ckc连接，第三十四晶体管t34的第二极与感测预充节点n连接。
258.第三十五晶体管t35的控制极与第三时钟信号端ckc连接，第三十五晶体管t35的第一极与感测预充节点n连接，第三十五晶体管t35的第二极与第一上拉节点pu1连接。
259.第三十六晶体管t36的控制极与感测复位信号端srst连接，第三十六晶体管t36的第一极与第一上拉节点pu1连接，第三十六晶体管t36的第二极与第五电源端连接。
260.在一些实施例中，第一下拉控制电路44包括第三十七晶体管t37、第三十八晶体管t38、第三十九晶体管t39和第四十晶体管t40。
261.第三十七晶体管t37的控制极与第四电源端连接，第三十七晶体管t37的第一极与第三十七晶体管t37的控制极连接连接，第三十七晶体管t37的第二极与第三十八晶体管t38的控制极连接。
262.第三十八晶体管t38的控制极与第四十晶体管t40的第一极连接，第三十八晶体管t38的第一极与第四电源端连接，第三十八晶体管t38的第二极与第一下拉节点pd1连接。
263.第三十九晶体管t39的控制极与第一上拉节点pu1连接，第三十九晶体管t39的第一极与第一下拉节点pd1连接，第三十九晶体管t39的第二极与第五电源端连接。
264.第四十晶体管t40的控制极与第一上拉节点pu1连接，第四十晶体管t40的第二极与第五电源端连接。
265.在一些实施例，栅级联输出电路45包括第四十一晶体管t41和第四十二晶体管t42。
266.其中，第四十一晶体管t41的控制极与第一上拉节点pu1连接，第四十一晶体管t41的第一极与级联时钟信号端clkx连接，第四十一晶体管t41的第二极与栅级联信号输出端cr1连接。
267.第四十二晶体管t42的控制极与第一下拉节点pd1连接，第四十二晶体管t42的第一极与第五电源端连接，第四十二晶体管t42的第二极与栅级联信号输出端cr1连接。
268.在一些实施例中，所述第二栅驱动输出电路46包括第四十三晶体管t43和第四十四晶体管t44。
269.其中，第四十三晶体管t43的控制极与第一上拉节点pu1连接，第四十三晶体管t43的第一极与第二驱动时钟信号端clk2连接，第四十三晶体管t43的第二极与第二栅驱动信号输出端out2连接。
270.第四十四晶体管t44的控制极与第一下拉节点pd1连接，第四十四晶体管t44的第一极与第六电源端连接，第四十四晶体管t44的第二极与第二栅驱动信号输出端out2连接。
271.在一些实施例中，第二移位寄存器还包括第十二电容c12，第十二电容c12的第一
端与第一上拉节点pu1连接，第十二电容c12的第二端与第二栅驱动信号输出端out2连接。
272.在一些实施例中，第二移位寄存器还包括：第一降噪电路48；第一降噪电路48与第一上拉节点pu1、第一下拉节点pd1和第五电源端连接，第一降噪电路48配置为响应于所述第一下拉节点pd1处电压的控制，将第五电源端提供的第五工作电压写入至第一上拉节点pu1。在本公开实施例中，通过第一降噪电路48可对从第一上拉节点pu1进行降噪，以维持第一上拉节点pu1处电压的稳定。
273.可选地，第一降噪电路48包括第四十七晶体管t47；第四十七晶体管t47的控制极与第一下拉节点pd1连接，第四十七晶体管t47的第一极与第五电源端连接，第四十七晶体管t47的第二极与第一上拉节点pu1连接。
274.在一些实施例中，第二移位寄存器还包括：第二降噪电路49；第二降噪电路49与第一下拉节点pd1、感测级联节点h、第三时钟信号端ckc和第五电源端连接，第二降噪电路49配置为响应于感测级联节点h处电压和第三时钟信号端ckc所提供信号的控制，将第五电源端提供第五工作电压写入第一下拉节点pd1。在本公开实施例中，通过第二降噪电路49可对从第一下拉节点pd1进行降噪，以维持第一下拉节点pd1处电压的稳定。
275.可选地，第二降噪电路包括第四十八晶体管t48和第四十九晶体管t49。其中，第四十八晶体管t48的控制极与第三时钟信号端ckc连接，第四十八晶体管t48的第一极与第一下拉节点pd1连接，第四十八晶体管t48的第二极与第四十九晶体管t49的第一极连接。第四十九晶体管t49的控制极与感测级联节点h连接，第四十九晶体管t49的第二极与第五电源端连接。
276.在一些实施例中，第二移位寄存器还包括：第三降噪电路50，第三降噪电路50与显示信号输入端stu1、第一下拉节点pd1和第五电源端连接，第三降噪电路50配置为响应于显示信号输入端stu1所提供信号的控制，将第五电源端提供第五工作电压写入第一下拉节点pd1。在本公开实施例中，通过第三降噪电路可对从第一下拉节点pd1进行降噪，以维持第一下拉节点pd1处电压的稳定。
277.可选地，第三降噪电路50包括：第五十晶体管t50；第五十晶体管t50的控制极与显示信号输入端stu1连接，第五十晶体管t50的第一极与第五电源端连接，第五十晶体管t50的第二极与第一下拉节点pd1连接。
278.下面将结合附图来对图23所示第二移位寄存器的工作过程进行详细描述。其中，第四电源端提供的第四工作电压为高电平电压vgh，第五电源端提供的第五工作电压为低电平工作电压vgl1，第六电源端提供的第六工作电压为低电平工作电压vgl2，第五工作电压vgl1略小于第六工作电压vgl2。
279.图24为图23所示第二移位寄存器的一种工作时序图，如图23和图24所示，该第二移位寄存器的工作过程包括如下7个阶段：
280.在感测级联阶段t0(位于前一帧画面的空白时段中)，显示信号输入端stu1提供的信号处于低电平状态，感测信号输入端stu2提供的信号处于高电平状态，显示复位信号端std提供的信号处于低电平状态，第三时钟信号端ckc提供的信号处于低电平状态，随机信号端oe提供的信号处于高电平状态，感测复位信号端srst提供的信号处于高电平状态，级联时钟信号端clkx提供的信号处于高电平状态，第二驱动时钟信号端clk2提供的信号处于高电平状态。
281.此时，第三十三晶体管t33在随机信号端oe所提供高电平信号的控制下而导通，感测信号输入端stu2提供的高电平信号通过第三十三晶体管t33写入感测级联节点h，感测级联节点h处的电压处于高电平状态。与此同时，第三十四晶体管t34在感测级联节点h处电压的控制下而导通，第三时钟信号端ckc提供的低电平信号通过第三十四晶体管t34写入至感测预充节点n(即第三十五晶体管t35的第一极)；与此同时，第三十五晶体管t35受控于第三时钟信号端ckc所提供的低电平信号而截止，故感测预充节点n与第一上拉节点pu1之间断路。
282.第三十六晶体管t36在感测复位信号端srst所提供高电平信号的控制下导通，使得第五电源端提供的第五工作电压vgl1通过第三十六晶体管t36写入至第一上拉节点pu1，此时第一上拉节点pu1处于低电平状态。
283.由于显示信号输入端stu1和显示复位信号端std均提供低电平信号，因此第三十一晶体管t31和第三十二晶体管t32均截止。
284.由于第一上拉节点pu1处电压处于低电平状态，因此第三十九晶体管t39、第四十晶体管t40和第四十三晶体管t43均截止；同时，在下拉控制电路内，在第四电源端提供的第四工作电压vgh的控制下，第三十七晶体管t37和第三十八晶体管t38导通，第四电源端提供的第四工作电压vgh通过第三十八晶体管t38写入至第一下拉节点pd1，第一下拉节点pd1处电压为高电平状态。此时，第四十四晶体管t44在第一下拉节点pd1处电压(此时为高电平电压)的控制下导通，第六电源端提供的第六工作电压vgl2通过第四十四晶体管t44写入至第二栅驱动信号输出端out2，即第二栅驱动信号输出端out2输出低电平信号。
285.在显示预充阶段t1，显示信号输入端stu1提供的信号处于高电平状态，感测信号输入端stu2提供的信号先处于低电平状态并经过一段时间后切换至高电平状态，显示复位信号端std提供的信号处于低电平状态，第三时钟信号端ckc提供的信号处于低电平状态，随机信号端oe提供的信号处于低电平状态，感测复位信号端srst提供的信号处于低电平状态，第二驱动时钟信号端clk2提供的信号处于低电平状态。
286.与此同时，由于随机信号端oe提供的信号和感测复位信号端srst提供的信号均处于低电平状态，因此第三十三晶体管t33和第三十六晶体管t36均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态。需要说明的是，由于第三十三晶体管t33截止，因此无论感测信号输入端stu2提供的信号是处于高电平状态还是处于低电平状态，均不会对感测级联节点h的电压产生影响。
287.在一些实施例中，第二移位寄存器内设置有第十一电容c11，第十一电容c11的第一端与感测级联节点h连接，第十一电容c11的第二端与第五电源端连接。第十一电容c11可在感测级联阶段t0结束之后且感测级联节点h处于浮接状态时维持感测级联节点h处电压的稳定；由于第三时钟信号端ckc提供的信号处于低电平状态，因此第三十五晶体管t35维持截止状态。
288.与此同时，由于显示信号输入端stu1提供的信号处于高电平状态，显示复位信号端std提供的信号处于低电平状态，因此第三十一晶体管t31导通且第三十二晶体管t32截止，第四电源端提供的第四工作电压vgh可通过第三十一晶体管t31写入至第一上拉节点pu1，第一上拉节点pu1处的电压为高电平状态。
289.在第一上拉节点pu1处电压的控制下，第三十九晶体管t39、第四十晶体管t40和第
四十三晶体管t43导通，第五电源端提供的第五工作电压vgl1通过第三十九晶体管t39写入至第一下拉节点pd1且通过第四十晶体管t40写入第三十八晶体管t38的控制极，此时第三十八晶体管t38截止且第三十七晶体管t37等同于一个电阻，第一下拉节点pd1处电压为低电平状态，第四十七晶体管t47和第四十四晶体管t44均截止。与此同时，第二驱动时钟信号端clk2提供的低电平信号通过第四十三晶体管t43写入至对应的第二栅驱动信号输出端out2，即第二栅驱动信号输出端out2输出低电平信号。
290.此外，第五十晶体管t50在显示信号输入端stu1所提供的高电平信号的控制下导通，第五电源端提供的第五工作电压vgl1通过第五十晶体管t50写入至第一下拉节点pd1，从而对第一下拉节点pd1进行降噪处理，以维持第一下拉节点pd1处电压的稳定。
291.在显示输出阶段t2，显示信号输入端stu1提供的信号处于低电平状态，感测信号输入端stu2提供的信号先处于高电平状态并经过一段时间后切换至低电平状态，显示复位信号端std提供的信号处于低电平状态，第三时钟信号端ckc提供的信号处于低电平状态，随机信号端oe提供的信号处于低电平状态，感测复位信号端srst提供的信号处于低电平状态，第二驱动时钟信号端clk2提供的信号先处于高电平状态并经过一段时间后切换至低电平状态。
292.由于随机信号端oe提供的信号和感测复位信号端srst提供的信号均处于低电平状态，因此第三十三晶体管t33和第三十六晶体管t36均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h处的电压维持前一阶段的高电平状态(感测输入信号端所提供的信号不会对感测级联节点h的电压产生影响)；由于第三时钟信号端ckc提供的信号处于低电平状态，因此第三十五晶体管t35维持截止状态。
293.由于显示信号输入端stu1提供的信号和显示复位信号端std提供的信号均处于低电平状态，因此第三十一晶体管t31和第三十二晶体管t32均处于截止状态，第一上拉节点pu1处于浮接状态，并维持前一阶段的高电平状态，此时第三十九晶体管t39、第四十晶体管t40和第四十三晶体管t43维持导通状态，第一下拉节点pd1维持低电平状态，第四十七晶体管t47和第四十四晶体管t44均截止，第二驱动时钟信号端clk2提供的信号通过第四十三晶体管t43写入至第二栅驱动信号输出端out2。
294.由图24可知，在显示驱动阶段t2的初始时刻，第二驱动时钟信号端clk2提供的信号由低电平状态切换至高电平状态，此第二栅驱动信号输出端out2输出高电平信号。与此同时，在第十二电容c12的自举作用下，第一上拉节点pu1处的电压被上拉至更高状态。在本实施例中，假定第二驱动时钟信号端clk2和第三时钟信号端ckc所提供信号处于高电平状态时对应的电压为vgh、处于低电平状态时对应的电压为vgl(近似为0v)，则在显示预充阶段t1时，第一上拉节点pu1处电压近似为vgh，而在显示驱动阶段t2的初始时刻时，第一上拉节点pu1处电压可被上拉至近似2vgh。经过一段时间后，第二驱动时钟信号端clk2所提供的信号由高电平状态切换至低电平状态，则第二栅驱动信号输出端out2输出低电平信号；与此同时，在第十二电容c12的自举作用下，第一上拉节点pu1处电压下降至在显示驱动阶段t2的初始时刻的水平，即下降至vgh，此时上拉节点pu仍处于高电平状态。
295.在显示复位阶段t3，显示信号输入端stu1提供的信号处于低电平状态，感测信号输入端stu2提供的信号处于低电平状态，显示复位信号端std提供的信号处于高电平状态，第三时钟信号端ckc提供的信号处于低电平状态，随机信号端oe提供的信号处于低电平状
态，感测复位信号端srst提供的信号处于低电平状态，第二驱动时钟信号端clk2提供的信号先处于低电平状态并经过一段时间后切换至高电平状态。
296.此时，由于随机信号端oe提供的信号和感测复位信号端srst提供的信号均处于低电平状态，因此第三十三晶体管t33和第三十六晶体管t36均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态；由于第三时钟信号端ckc提供的信号仍处于低电平状态，因此第三十五晶体管t35维持截止状态。
297.由于显示信号输入端stu1提供的信号处于低电平状态，因此第三十一晶体管t31截止，而由于显示复位信号端std提供的信号处于高电平状态，因此第三十二晶体管t32导通，第五电源端提供的第五工作电压vgl1通过第三十二晶体管t32写入至第一上拉节点pu1，第一上拉节点pu1处电压被拉低至低电平状态。
298.由于第一上拉节点pu1的电压为低电平状态，因此第三十九晶体管t39、第四十晶体管t40和第四十三晶体管t43均处于截止状态。由于第四十三晶体管t43截止，则第二驱动时钟信号端clk2提供的信号无法被写入至第二栅驱动信号输出端out2。在下拉控制电路内，第三十七晶体管t37和第三十八晶体管t38在第四电源端所提供的第四工作电压vgh的控制下而导通，第四电源端提供的第四工作电压vgh通过导通的第三十八晶体管t38写入至第一下拉节点pd1，第一下拉节点pd1处电压处于高电平状态，此时第四十四晶体管t44和第四十七晶体管t47均导通，第五电源端提供的第五工作电压vgl1通过导通的第四十七晶体管t47写入至第一上拉节点pu1，从而对第一上拉节点pu1进行降噪；同时，第六电源端提供的第六工作电压vgl2通过第四十四晶体管t44写入至第二栅驱动信号输出端out2，即第二栅驱动信号输出端out2输出低电平信号。
299.在感测预充阶段t4，显示信号输入端stu1提供的信号处于低电平状态，感测信号输入端stu2提供的信号处于低电平状态，显示复位信号端std提供的信号处于低电平状态，第三时钟信号端ckc提供的信号处于高电平状态，随机信号端oe提供的信号处于低电平状态，感测复位信号端srst提供的信号处于低电平状态，第二驱动时钟信号端clk2提供的信号处于低电平状态。
300.此时，由于随机信号端oe提供的信号和感测复位信号端srst提供的信号均处于低电平状态，因此第三十三晶体管t33和第三十六晶体管t36均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态；相应地，第三十四晶体管t34维持导通状态。与此同时，由于第三时钟信号端ckc提供的信号处于高电平状态，则第三十五晶体管t35导通，第三时钟信号端ckc提供的高电平信号依次通过导通第三十四晶体管t34、感测预充节点n、第三十五晶体管t35写入至第一上拉节点pu1，第一上拉节点pu1处的电压处于高电平状态。
301.由于显示信号输入端stu1提供的信号和显示复位信号端std提供信号均处于低电平状态，因此第三十一晶体管t31和第三十二晶体管t32均截止。
302.由于第一上拉节点pu1处电压为高电平状态，则第三十九晶体管t39、第四十晶体管t40和第四十三晶体管t43均导通，第五电源端提供的第五工作电压vgl1通过第三十九晶体管t39写入至第一下拉节点pd1且通过第四十晶体管t40写入第三十八晶体管t38的控制极，此时第三十八晶体管t38截止且第三十七晶体管t37等同于一个电阻，第一下拉节点pd1处电压为低电平状态，第四十七晶体管t47和第四十四晶体管t44均截止。与此同时，第二驱
动时钟信号端clk2提供的低电平信号通过第四十三晶体管t43写入至对应的第二栅驱动信号输出端out2，即第二栅驱动信号输出端out2输出低电平信号。
303.此外，由于第三时钟信号端ckc提供的信号处于高电平状态，感测级联节点h处电压为高电平状态，因此第四十八晶体管t48和第四十九晶体管t49均导通，第五电源端提供的第五工作电压vgl1写入至第一下拉节点pd1，从而对第一下拉节点pd1进行降噪，以维持第一下拉节点pd1处电压的稳定。
304.在感测输出阶段t5，显示信号输入端stu1提供的信号处于低电平状态，感测信号输入端stu2提供的信号处于低电平状态，显示复位信号端std提供的信号处于低电平状态，第三时钟信号端ckc提供的信号处于低电平状态，随机信号端oe提供的信号处于低电平状态，感测复位信号端srst提供的信号处于低电平状态，第二驱动时钟信号端clk2提供的信号先处于高电平状态并经过一段时间后处于低电平状态。
305.此时，由于随机信号端oe提供的信号和感测复位信号端srst提供的信号均处于低电平状态，因此第三十三晶体管t33和第三十六晶体管t36均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态，第三十四晶体管t34维持导通状态；由于第三时钟信号端ckc提供的信号处于低电平状态，因此第三十五晶体管t35截止，第三时钟信号端ckc所提供的信号不会对第一上拉节点pu1处电压造成影响。
306.由于显示信号输入端stu1提供的信号和显示复位信号端std提供的信号均处于低电平状态，则第三十一晶体管t31和第三十二晶体管t32均截止，第一上拉节点pu1处于浮接状态，并维持前一阶段的高电平状态，此时第三十九晶体管t39、第四十晶体管t40和第四十三晶体管t43维持导通，第一下拉节点pd1维持低电平状态，第四十七晶体管t47和第四十四晶体管t44维持截止，第二驱动时钟信号端clk2提供的信号通过导通的第四十三晶体管t43写入至对应的第二栅驱动信号输出端out2。
307.在感测输出阶段t5的初始时刻，第二驱动时钟信号端clk2提供的信号由低电平状态切换至高电平状态，则第二栅驱动信号输出端out2输出高电平信号。与此同时，在第十二电容c12的自举作用下，第一上拉节点pu1处电压被上拉至更高状态。在本实施例中，假定第二驱动时钟信号端clk2和第三时钟信号端ckc所提供信号处于高电平状态时对应的电压为vgh、处于低电平状态时对应的电压为vgl(近似为0v)，则在感测预充阶段t4时，第一上拉节点pu1处的电压近似为vgh，而在感测驱动阶段t5的初始时刻时，第一上拉节点pu1处的电压可被上拉至近似2vgh。经过一段时间后，第二驱动时钟信号端clk2提供的信号由高电平状态切换至低电平状态，则第二栅驱动信号输出端out2输出低电平信号；与此同时，在第十二电容c12的自举作用下，第一上拉节点pu1处电压下降至在感测驱动阶段t5的初始时刻的水平，即下降至vgh，此时第一上拉节点pu1仍处于高电平状态。
308.在感测复位阶段t6，显示信号输入端stu1提供的信号处于低电平状态，感测信号输入端stu2提供的信号处于低电平状态，显示复位信号端std提供的信号处于低电平状态，第三时钟信号端ckc提供的信号处于低电平状态，随机信号端oe提供的信号处于高电平状态，感测复位信号端srst提供的信号处于高电平状态，第二驱动时钟信号端clk2提供的信号处于低电平状态。
309.由于随机信号端oe提供的信号和感测复位信号端srst提供的信号均处于高电平状态，则第三十三晶体管t33和第三十六晶体管t36均导通，感测信号输入端stu2提供的低
电平信号通过第三十三晶体管t33写入至感测级联节点h，感测级联节点h处电压为低电平状态，第三十四晶体管t34截止，实现对感测级联节点h的复位。由于第三时钟信号端ckc提供的信号处于低电平状态，则第三十五晶体管t35截止。
310.由于第三十六晶体管t36导通，则第五电源端提供的第五工作电压vgl1通过第三十二晶体管t32写入至第一上拉节点pu1，第一上拉节点pu1处电压处于低电平状态，实现对第一上拉节点pu1的复位。
311.由于显示信号输入端stu1提供的信号处于低电平状态，显示复位信号端std提供的信号处于低电平状态，则第三十一晶体管t31和第三十二晶体管t32均截止。
312.由于第一上拉节点pu1处的电压处于低电平状态，则第三十九晶体管t39、第四十晶体管t40和第四十三晶体管t43均截止；在下拉控制电路内，第四电源端提供的第一工作电压vdd通过第三十八晶体管t38写入至第一下拉节点pd1，第一下拉节点pd1处的电压为高电平状态，此时第四十七晶体管t47和第四十四晶体管t44导通，第五电源端提供的第五工作电压vgl1通过第四十七晶体管t47写入至第一上拉节点pu1，以对第一上拉节点pu1进行降噪，第六电源端提供的第六工作电压vgl2通过第四十四晶体管t44写入至第二栅驱动信号输出端out2，即第二栅驱动信号输出端out2输出低电平信号。
313.由此可见，上述第二移位寄存器可在一帧中的显示驱动时段和空白时段分别输出高电平(有效电平)信号，以满足对应行像素单元内感测晶体管的驱动需求。
314.在本实施例中，在显示复位阶段t3结束至感测预充阶段t4开始之间的时间段内，需保持第一上拉节点pu1处的电压处于低电平(非有效电平)状态。通过设置上述第四十七晶体管t47，此时下拉控制电路与第四十七晶体管t47可构成正反馈环，以强化第一上拉节点pu1处的电压。具体地，当第一上拉节点pu1的电压处于低电平状态，下拉控制电路控制第一下拉节点pd1处电压处于高电平状态，此时第四十七晶体管t47导通，第五工作电压vgl1通过第四十七晶体管t47写入至第一上拉节点pu1，以强化上拉节点处电压处于低电平状态(电压大小为vgl1)，达到降噪的目的。
315.需要说明的是，在上述驱动过程中的每一个阶段，栅级联输出电路45内第四十一晶体管t41的工作状态与第二栅驱动输出电路46内第四十三晶体管t43的工作状态均相同(二者同时导通或截止)，栅级联输出电路45内第四十二晶体管t42的工作状态与第二栅驱动输出电路46内第四十四晶体管t44的工作状态均相同(二者同时导通或截止)。级联时钟信号端clkx所提供信号的波形可以与第二驱动时钟信号端clk2所提供信号的波形相同或不同。
316.图25a为本公开实施例中级联时钟信号端、第二驱动时钟信号端、栅级联信号输出端和第二栅驱动信号输出端的一种工作时序图，如图25a所示，级联时钟信号端clkx所提供信号的波形可以与第二驱动时钟信号端clk2所提供信号的波形相同，此时栅级联信号输出端cr1和第二栅驱动信号输出端out2所输出信号的波形相同。
317.图25b为本公开实施例中级联时钟信号端、第二驱动时钟信号端、栅级联信号输出端和第二栅驱动信号输出端的另一种工作时序图，如图25b所示，级联级联时钟信号端clkx所提供信号的波形在显示驱动时段的部分与第二驱动时钟信号端clk2所提供信号的波形在显示驱动时段的部分相同，但是级联级联时钟信号端clkx所提供信号的波形在空白时段的部分与第二驱动时钟信号端clk2所提供信号的波形在空白时段的部分不同。例如，级联
级联时钟信号端clkx所提供信号在空白时段内处于有效电平状态的起始时刻与第二驱动时钟信号端clk2所提供信号内处于有效电平状态的起始时刻相同，且级联级联时钟信号端clkx所提供信号在空白时段内处于有效电平状态的时长可以小于第二驱动时钟信号端clk2所提供信号的在空白时段内处于有效电平状态的时长。
318.在实际应用中，在级联级联时钟信号端clkx所提供信号在空白时段内处于有效电平状态的起始时刻与第二驱动时钟信号端clk2所提供信号在空白时段内处于有效电平状态的起始时刻相同时，则级联级联时钟信号端clkx所提供信号在空白时段内处于有效电平状态的时段，与下一个待进行外部补偿感测的像素单元所对应第二移位寄存器的随机信号端oe提所提供信号在空白时段内处于有效电平状态的时段必然存在交叠(第二驱动时钟信号端clk2所提供信号在空白时段内处于有效电平状态的起始时刻，是必然位于下一个待进行外部补偿感测的像素单元所对应第二移位寄存器的随机信号端oe提所提供信号在空白时段内处于有效电平状态的时段内)，故本级第二移位寄存器所输出且处于有效电平状态的感测级联信号能够在上述交叠时段内写入至下一级第二移位寄存器内的感测级联节点h，以保证感测级联。
319.需要说明的是，本领域技术人员应该知晓的是，在一些实施例中第二移位寄存器可以选择性的不包括第一降噪电路、第二降噪电路和/或第三降噪电路。
320.在本公开实施例中，以第m行像素单元为需要进行外部补偿感测的像素单元行为例，则第m行像素单元所对应的第二移位寄存器的第二栅驱动信号输出端out2会在空白时段内向第m行像素单元所配置的第二栅线输出有效电平信号。为保证第m行像素单元的外部补偿感测过程的顺利进行，则需要使得第m行像素单元所对应的第一移位寄存器的发光控制驱动信号输出端向第m行像素单元所配置的发光控制信号线输出有效电平信号。基于此原理，在本公开实施例中可将第m行像素单元所对应的第二移位寄存器的第二栅驱动信号输出端out2作为第m行像素单元所对应的第一移位寄存器的强制输出控制端，以使得第m行像素单元所对应的第一移位寄存器的强制输出控制端在第m行像素单元进行外部补偿感测过程中始终接收到有效电平信号，第m行像素单元所对应的第一移位寄存器的发光控制驱动信号输出端在第m行像素单元进行外部补偿感测过程中始终输出有效电平信号，以保证第m行像素单元的外部补偿感测过程正常进行。也就是说，在第一栅极驱动电路内，任意一个第一移位寄存器所连接的强制输出控制端为与第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的第二栅驱动信号输出端out2。
321.同理，在级联时钟信号端clkx所提供信号在空白时段内处于有效电平状态的时段完全覆盖第二驱动时钟信号端clk2所提供信号在空白时段内处于有效电平状态的时段时，可将第m行像素单元所对应的第二移位寄存器的栅级联信号输出端cr1作为第m行像素单元所对应的第一移位寄存器的强制输出控制端csd。也就是说，在第一栅极驱动电路内，任意一个第一移位寄存器所连接的强制输出控制端为与第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的栅级联信号输出端cr1。
322.此外，当强制输出控制端包括第一控制端cp1和第二控制端cp2时，第m行像素单元所对应第一移位寄存器所配置的第一控制端cp1可以为第m行像素单元所对应的第二移位寄存器内部的感测级联节点h，第m行像素单元所对应第一移位寄存器所配置的第二控制端cp2可以为预先所配置的第四时钟信号端cp2。
323.图25c为本公开实施例中感测级联节点、第四时钟信号端、第二栅驱动信号输出端的一种工作时序图，如图25c所示，作为一种可选实施方案，第四时钟信号端ckd所提供信号在空白时段处于有效电平状态且在其他时段处于非有效电平状态，则第四时钟信号端ckd所提供信号处于有效电平状态的时段与第m行像素单元所对应的第二移位寄存器内部的感测级联节点h处于有效电平状态的时段，二者相交叠时段完全覆盖，第m行像素单元所对应的第二移位寄存器的第二栅驱动信号输出端out2在空白时段内输出有效电平信号的时段，从而使得在内第m行像素单元所对应的第二移位寄存器的第二栅驱动信号输出端out2在空白时段内输出有效电平信号的时段内，第m行像素单元所对应的第一移位寄存器的发光控制驱动信号输出端会持续输出有效电平信号。也就是说，在第一栅极驱动电路内，任意一个第一移位寄存器所连接的第一控制端cp1和第二控制端cp2分别为：与第一移位寄存器对应同一行像素单元的第二移位寄存器内部的感测级联节点h和预先所配置的第四时钟信号端ckd。当然，第四时钟信号端处于有效电平状态的时长可以小于空白时段的时长；例如，第四时钟信号端处于有效电平状态的时段仅为感测输出阶段t5所对应时段，或者第四时钟信号端处于有效电平状态的时段仅为感测输出阶段t5所对应时段加上感测预充阶段t4中的至少部分时段。
324.图26为本公开实施例提供的第二移位寄存器的又一种电路结构示意图，如图26所示，图26所示第二移位寄存器还包括：第一栅驱动输出电路47；其中，第一栅驱动输出电路47与第一上拉节点pu1、第一下拉节点pd1、第一栅驱动信号输出端out1、第一驱动时钟信号端clk1和第六电源端连接，第一栅驱动输出电路47配置为响应于第一上拉节点pu1处电压的控制将第一驱动时钟信号端clk1所提供信号写入至第一栅驱动信号输出端out1，以及响应于第一下拉节点pd1处电压的控制将第六电源端提供的第六工作电压写入至第一栅驱动信号输出端out1。
325.在本公开实施例中，第二移位寄存器不但可以向对应像素单元行所配置的第二栅线提供栅驱动信号，还可以同时向对应行像素单元所配置的第一栅线提供栅极驱动信号。也就是说，第二栅极驱动电路可用于同时驱动第一栅线和第二栅线。
326.其中，在一些实施例中，第一栅驱动输出电路47包括：第四十五晶体管t45和第四十六晶体管t46。
327.其中，第四十五晶体管t45的控制极与第一上拉节点pu1连接，第四十五晶体管t45的第一极与第一驱动时钟信号端clk1连接，第四十五晶体管t45的第二极与第一栅驱动信号输出端out1连接。
328.第四十六晶体管t46的控制极与第一下拉节点pd1连接，第四十六晶体管t46的第一极与第六电源端连接，第四十六晶体管t46的第二极与第一栅驱动信号输出端out1连接。
329.在一些实施例中，第二移位寄存器还包括第十三电容c13，第十三电容c13的第一端与第一上拉节点pu1连接，第十三电容c13的第二端与第一栅驱动信号输出端out1连接。
330.图26所示第二移位寄存器的驱动过程与图23所示第二移位寄存器的驱动过程相同，具体过程此处不再赘述。需要说明的是，在驱动过程中的每一个阶段，第一栅驱动输出电路内第四十五晶体管t45的工作状态与第二栅驱动输出电路46内第四十三晶体管t43的工作状态均相同(二者同时导通或截止)，第一栅驱动输出电路内第四十六晶体管t46的工作状态与第二栅驱动输出电路46内第四十四晶体管t44的工作状态均相同(二者同时导通
或截止)。
331.图27为本公开实施例中第一驱动时钟信号端、第二驱动时钟信号端、第一栅驱动信号输出端、第二栅驱动信号输出端的一种工作时序图，如图27所示，由于同一行像素单元所配置第一栅线和第二栅线所需要的栅驱动信号不同，故第一驱动时钟信号端clk1和第二驱动时钟信号端clk2所提供的信号不同。具体地，第一驱动时钟信号端clk1和第二驱动时钟信号端clk2所提供的信号在显示驱动时段内的波形相同，但是第一驱动时钟信号端clk1和第二驱动时钟信号端clk2所提供的信号在空白时段内处于有效电平状态的波形不同。
332.图28为本公开实施例提供的第二移位寄存器的再一种电路结构示意图，如图28所示，在一些实施例中，第二移位寄存器配置有第四栅驱动信号输出端out4，第四栅驱动信号输出端out4与对应的第二栅线连接。也就是说，一个第二移位寄存器可以向两行像素单元所配置的第二栅线提供栅驱动信号。
333.第二移位寄存器还包括第二显示预充复位电路51、第二感测预充复位电路53、第二下拉控制电路54和第四栅驱动输出电路56；第二显示预充复位电路51、第二感测预充复位电路53、第二下拉控制电路54和第四栅驱动输出电路56连接于第二上拉节点pu2，第二下拉控制电路54和第四栅驱动输出电路56连接于第二下拉节点pd2。
334.其中，第二显示预充复位电路51与显示信号输入端stu1、显示复位信号端std和第五电源端连接，第二显示预充复位电路51配置为响应于显示信号输入端stu1所提供信号的控制，将显示信号输入端stu1所提供信号写入第二上拉节点pu2，以及响应于显示复位信号端std所提供信号的控制，将第五电源端提供的第五工作电压写入第二下拉节点pd2。
335.第二感测预充复位电路53与感测预充信号端、第三时钟信号端ckc、感测复位信号端srst和第五电源端连接，第二感测预充复位电路53配置为响应于第三时钟信号端ckc所提供信号的控制将感测预充节点n处电压写入至第二上拉节点pu2，以及响应感测复位信号端srst所提供信号的控制，将第五电源端提供的第五工作电压写入第二上拉节点pu2。
336.第二下拉控制电路54与第七电源端和第五电源端连接，第二下拉控制电路54配置为向第二下拉节点pd2写入与第二上拉节点pu2处电压反相的电压。
337.第四栅驱动输出电路56与第四驱动时钟信号端clk4和第六电源端连接，第四栅驱动输出电路56配置为响应于第二上拉节点pu2处电压的控制将第四驱动时钟信号端clk4所提供信号写入至第四栅驱动信号输出端out4，以及响应于第二下拉节点pd2处电压的控制将第六电源端提供的第六工作电压写入至第四栅驱动信号输出端out4。
338.在一些实施例中，第二移位寄存器还包括第一栅驱动输出电路47和第三栅驱动输出电路57。对于第一栅驱动输出电路47的具体描述可参见前面实施例中的内容，此处不再赘述，下面对第三栅驱动电路57进行详细描述。
339.第三栅驱动输出电路57与第二上拉节点pu2、第二下拉节点pd2、第三栅驱动信号输出端out3、第三驱动时钟信号端clk3和第六电源端连接，第三栅驱动输出电路57配置为响应于第二上拉节点pu2处电压的控制将第三驱动时钟信号端clk3所提供信号写入至第三栅驱动信号输出端out3，以及响应于第二下拉节点pd2处电压的控制将第六电源端提供的第六工作电压写入至第三栅驱动信号输出端out3。第一栅驱动信号输出端out1和第三栅驱动信号输出端out3分别与对应的第一栅线连接。
340.在本公开实施例中，第二栅极驱动电路内的每一级第二移位寄存器可以对应两行
像素单元，其中第二栅驱动输出电路46和第四栅驱动输出电路56分别可以向对应行像素单元所配置的第二栅线提供栅驱动信号，第一栅驱动输出电路47和第三栅驱动输出电路57分别可以向对应行像素单元所配置的第一栅线提供栅驱动信号。
341.在一些实施例中，第二显示预充复位电路51包括第五十一晶体管t51和第五十二晶体管t52。
342.其中，第五十一晶体管t51的控制极与显示信号输入端stu1连接，第五十一晶体管t51的第一极与第五十一晶体管t51的控制极连接，第五十一晶体管t51的第二极与第二上拉节点pu2连接。
343.第五十二晶体管t52的控制极与显示复位信号端std连接，第五十二晶体管t52的第一极与第二上拉节点pu2连接，第五十二晶体管t52的第二极与第五电源端连接。
344.在一些实施例中，感测预充复位电路包括第五十五晶体管t55和第五十六晶体管t56。
345.其中，第五十五晶体管t55的控制极与第三时钟信号端ckc连接，第五十五晶体管t55的第一极与感测预充节点n连接，第五十五晶体管t55的第二极与第二上拉节点pu2连接。
346.第五十六晶体管t56的控制极与感测复位信号端srst连接，第五十六晶体管t56的第一极与第二上拉节点pu2连接，第五十六晶体管t56的第二极与第五电源端连接。
347.在一些实施例中，第二下拉控制电路54包括第五十七晶体管t57、第五十八晶体管t58、第五十九晶体管t59和第六十晶体管t60。
348.第五十七晶体管t57的控制极与第七电源端连接，第五十七晶体管t57的第一极与第五十七晶体管t57的控制极连接连接，第五十七晶体管t57的第二极与第五十八晶体管t58的控制极连接。
349.第五十八晶体管t58的控制极与第六十晶体管t60的第一极连接，第五十八晶体管t58的第一极与第七电源端连接，第五十八晶体管t58的第二极与第二下拉节点pd2连接。
350.第五十九晶体管t59的控制极与第二上拉节点pu2连接，第五十九晶体管t59的第一极与第二下拉节点pd2连接，第五十九晶体管t59的第二极与第五电源端连接。
351.第六十晶体管t60的控制极与第二上拉节点pu2连接，第六十晶体管t60的第二极与第五电源端连接。
352.在一些实施例中，第三栅驱动输出电路57包括：第六十五晶体管t65和第六十六晶体管t66。
353.其中，第六十五晶体管t65的控制极与第一上拉节点pu1连接，第六十五晶体管t65的第一极与第三驱动时钟信号端clk3连接，第六十五晶体管t65的第二极与第三栅驱动信号输出端out3连接。
354.第六十六晶体管t66的控制极与第二下拉节点pd2连接，第六十六晶体管t66的第一极与第六电源端连接，第六十六晶体管t66的第二极与第三栅驱动信号输出端out3连接。
355.在一些实施例中，所述第四栅驱动输出电路56包括第六十三晶体管t63和第六十四晶体管t64。
356.其中，第六十三晶体管t63的控制极与第二上拉节点pu2连接，第六十三晶体管t63的第一极与第四驱动时钟信号端clk4连接，第六十三晶体管t63的第二极与第四栅驱动信
号输出端out4连接。
357.第六十四晶体管t64的控制极与第二下拉节点pd2连接，第六十四晶体管t64的第一极与第六电源端连接，第六十四晶体管t64的第二极与第四栅驱动信号输出端out4连接。
358.在一些实施例中，第二移位寄存器还包括第十四电容c14，第十四电容c14的第一端与第二上拉节点pu2连接，第十四电容c14的第二端与第四栅驱动信号输出端out4连接。
359.在一些实施例中，第二移位寄存器还包括第十五电容c15，第十五电容c15的第一端与第二上拉节点pu2连接，第十五电容c15的第二端与第三栅驱动信号输出端out3连接。
360.在一些实施例中，第二移位寄存器还包括：第四降噪电路58；第四降噪电路58与第二上拉节点pu2、第二下拉节点pd2和第五电源端连接，第四降噪电路58配置为响应于所述第二下拉节点pd2处电压的控制，将第五电源端提供的第五工作电压写入至第二上拉节点pu2。在本公开实施例中，通过第四降噪电路58可对从第二上拉节点pu2进行降噪，以维持第二上拉节点pu2处电压的稳定。
361.可选地，第四降噪电路58包括第六十七晶体管t67；第六十七晶体管t67的控制极与第二下拉节点pd2连接，第六十七晶体管t67的第一极与第五电源端连接，第六十七晶体管t67的第二极与第二上拉节点pu2连接。
362.在一些实施例中，第二移位寄存器还包括：第五降噪电路59；第五降噪电路59与第二下拉节点pd2、感测级联节点h、第三时钟信号端ckc和第五电源端连接，第五降噪电路59配置为响应于感测级联节点h处电压和第三时钟信号端ckc所提供信号的控制，将第五电源端提供第五工作电压写入第二下拉节点pd2。在本公开实施例中，通过第五降噪电路59可对从第二下拉节点pd2进行降噪，以维持第二下拉节点pd2处电压的稳定。
363.可选地，第五降噪电路59包括第六十八晶体管t68和第六十九晶体管t69。其中，第六十八晶体管t68的控制极与第三时钟信号端ckc连接，第六十八晶体管t68的第一极与第二下拉节点pd2连接，第六十八晶体管t68的第二极与第六十九晶体管t69的第一极连接。第六十九晶体管t69的控制极与感测级联节点h连接，第六十九晶体管t69的第二极与第五电源端连接。
364.在一些实施例中，第二移位寄存器还包括：第六降噪电路60，第六降噪电路60与显示信号输入端stu1、第二下拉节点pd2和第五电源端连接，第六降噪电路60配置为响应于显示信号输入端stu1所提供信号的控制，将第五电源端提供第五工作电压写入第二下拉节点pd2。在本公开实施例中，通过第六降噪电路60可对从第二下拉节点pd2进行降噪，以维持第二下拉节点pd2处电压的稳定。
365.可选地，第六降噪电路60包括：第七十晶体管t70；第七十晶体管t70的控制极与显示信号输入端stu1连接，第七十晶体管t70的第一极与第五电源端连接，第五十晶体管t50的第二极与第二下拉节点pd2连接。
366.图28所示第二移位寄存器的驱动时序可参见图24中所示，具体过程此处不再赘述。其中，在各阶段中第一上拉节点pu1处电压与第二上拉节点pu2处电压保持一致，第一下拉节点pd1处电压与第二下拉节点pd2处电压保持一致。
367.图29为本公开实施例提供的第二移位寄存器的再一种电路结构示意图，如图29所示，该第二移位寄存器还包括：空白有效输出电路61。
368.其中，空白有效输出电路61与第二上拉节点pu2、第二下拉节点pd2、空白有效时钟
信号端clky、空白有效信号输出端cr2和第六电源端连接，空白有效输出电路61配置为响应于第二上拉节点pu2处电压的控制将空白有效时钟信号端clky所提供信号写入至空白有效信号输出端cr2，以及响应于第二下拉节点处pd2电压的控制将第六电源端提供的第六工作电压写入至空白有效信号输出端cr2。
369.在一些实施例中，空白有效输出电路61包括第六十一晶体管t61和第六十二晶体管t62。
370.其中，第六十一晶体管t61的控制极与第二上拉节点pu2连接，第六十一晶体管t61的第一极与空白有效时钟信号端clky连接，第六十一晶体管t61的第二极与空白有效信号输出端cr2连接。
371.第六十二晶体管t62的控制极与第二下拉节点pd2连接，第六十二晶体管t62的第一极与第五电源端连接，第六十二晶体管t62的第二极与空白有效信号输出端cr2连接。
372.图29所示第二移位寄存器的驱动时序可参见图24中所示，具体过程此处不再赘述。其中，在各阶段中，空白有效输出电路61内第六十一晶体管t61的工作状态与第二栅驱动输出电路46内第四十三晶体管t43的工作状态均相同(二者同时导通或截止)，空白有效输出电路61内第六十二晶体管t62的工作状态与第二栅驱动输出电路46内第四十四晶体管t44的工作状态均相同(二者同时导通或截止)。
373.在一些实施例中，空白有效时钟信号端clky在显示驱动时段内时钟提供非有效电平信号且空白时段内提供有效电平信号。在另一些实施例中，空白有效时钟信号端在显示驱动时段内时钟提供非有效电平信号且在空白时段内提供与第二驱动时钟信号端clk2在空白时段所提供信号波形相同的信号。
374.在第一栅极驱动电路200内，任意一个第一移位寄存器所连接的强制输出控制端csd包括：与第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的空白有效信号输出端cr2。具体原理可参见前面内容，此处不再赘述。
375.由于第一上拉节点pu1和第二上拉节点pu2的电压始终保持一致，第一下拉节点pd1和第二下拉节点pd2的电压始终保持一致，故空白有效输出电路61也可以设置为与第一上拉节点pu1和第二上拉节点连接，此时空白有效输出电路61配置为响应于第一上拉节点pu1处电压的控制将空白有效时钟信号端所提供信号写入至空白有效信号输出端，以及响应于第一下拉节点pd1处电压的控制将第六电源端提供的第六工作电压写入至空白有效信号输出端cr1。此处情况未给出相应附图。
376.图30为本公开实施例中位于相邻行的两个像素单元共用同一发光控制晶体管的一种电路结构示意图，如图30所示，在本公开实施例中每个像素单元可以包括独立的一个发光控制晶体管etft，当然也可以是位于相邻行的两个像素单元共用同一发光控制晶体管etft。通过共用发光控制晶体管etft的设计，可有效减少显示区内晶体管的数量，同时还能有效减少第一栅极驱动电路200内第一移位寄存器的数量。具体地，相较于每个像素单元可以包括独立的一个发光控制晶体管etft的方案，通过将相邻行的两个像素单元共用同一发光控制晶体管etft的方案可使得第一栅极驱动电路200内第一移位寄存器的数量减半。
377.当然，本公开实施例中像素单元还可以采用其他电路结构。具体情况此处不再一一举例。
378.本公开实施例所提供的显示装置可以为：柔性可穿戴设备、手机、平板电脑、电视
机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
379.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

技术特征：
1.一种移位寄存器，其特征在于，包括：调压电路，与发光信号输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点连接，配置为响应于所述发光信号输入端、所述第一时钟信号端、所述第二时钟信号端所提供信号的控制，调整所述第一节点和所述第二节点处的电压；发光级联输出电路，与第一电源端、第二电源端、发光级联信号输出端、第一节点、第二节点连接，配置为响应于所述第一节点处电压的控制将所述第二电源端提供的第二工作电压写入至所述发光级联信号输出端，以及响应于第二节点处电压的控制将所述第一电源端提供的第一工作电压写入至所述发光级联信号输出端；第一发光驱动输出电路，与第一电源端、第二电源、发光控制驱动信号输出端、第二节点、第六节点连接，配置为响应于所述第六节点处电压的控制将所述第二电源端提供的第二工作电压写入至所述发光控制驱动信号输出端，以及响应于第二节点处电压的控制将所述第一电源端提供的第一工作电压写入至所述发光控制驱动信号输出端；所述第六节点与所述第一节点连接；第二发光驱动输出电路，与第一电源端、所述发光控制驱动信号输出端、强制输出控制端连接，配置为响应于所述强制输出控制端所提供信号的控制，将所述第一电源端提供的第一工作电压写入至所述发光控制驱动信号输出端。2.根据权利要求1所述移位寄存器，其特征在于，还包括：节点控制电路，所述节点控制电路位于所述第六节点和所述第一节点之间，所述第六节点通过所述节点控制电路与所述第一节点连接；所述节点控制电路还与所述第二电源端、所述强制输出控制端连接，所述节点控制电路配置为响应于所述强制输出控制端所提供信号的控制，使得所述第六节点与所述第一节点之间断路并将所述第二电源端提供的第二工作电压写入至所述第六节点。3.根据权利要求2所述的移位寄存器，其特征在于，所述节点控制电路包括第一写入子电路、第二写入子电路、第二十四晶体管和第二十五晶体管；所述第一写入子电路，与第二电源端、所述强制输出控制端、所述第二十四晶体管的控制极连接，配置为响应于所述强制输出控制端所提供信号的控制，将所述第二电源端提供的第二工作电压写入至所述第二十四晶体管的控制极；所述第二写入子电路，与第二电源、所述强制输出控制端、所述第六节点连接，配置为响应于所述强制输出控制端所提供信号的控制，将所述第二电源端提供的第二工作电压写入至所述第六节点；所述第二十四晶体管的第一极与所述第一节点连接，所述第二十四晶体管的第二极与所述第六节点连接；所述第二十五晶体管的控制极与第一电源端或第二时钟信号端连接，所述第二十五晶体管的第一极与所述第二十五晶体管的控制极连接，所述第二十五晶体管的第二极与所述第二十六晶体管的第二极连接。4.根据权利要求3所述的移位寄存器，其特征在于，所述第一写入子电路包括第二十六晶体管，所述第二写入子电路包括第二十七晶体管；所述第二十六晶体管的控制极与所述强制输出控制端连接，所述第二十六晶体管的第一极与所述第二电源端连接，所述第二十六晶体管的第二极与所述第二十四晶体管的控制
极连接；所述第二十七晶体管的控制极与所述强制输出控制端连接，所述第二十七晶体管的第一极与所述第二电源端连接，所述第二十七晶体管的第二极与所述第六节点连接。5.根据权利要求3所述的移位寄存器，其特征在于，所述强制输出控制端包括第一控制端和第二控制端；所述第一写入子电路包括：串联在所述第二电源端与所述第二十四晶体管的控制极之间的两个第二十六晶体管，所述第二写入子电路包括：串联在所述第二电源端与所述第六节点的之间的两个第二十七晶体管；所述两个第二十六晶体管中的一个第二十六晶体管的控制极与所述第一控制端连接，所述两个第二十六晶体管中另一个第二十六晶体管的控制极与所述第二控制端连接；所述两个第二十七晶体管中的一个第二十七晶体管的控制极与所述第一控制端连接，所述两个第二十七晶体管中另一个第二十七晶体管的控制极与所述第二控制端连接。6.根据权利要求2所述的移位寄存器，其特征在于，还包括第二十八晶体管；所述第二十八晶体管的控制极与所述第二节点连接，所述第二十八晶体管的第一极与所述第二电源端连接，所述第二十八晶体管的第二极与所述第六节点连接。7.根据权利要求1所述的移位寄存器，其特征在于，所述第二发光驱动输出电路包括第二十三晶体管；所述第二十三晶体管的控制极与所述强制输出控制端连接，所述第二十三晶体管的第一极与所述第一电源端连接，所述第二十三晶体管的第二极与所述发光控制驱动信号输出端连接。8.根据权利要求1所述的移位寄存器，其特征在于，所述强制输出控制端包括第一控制端和第二控制端；所述第二发光驱动输出电路包括：串联在所述第一电源端与所述发光控制驱动信号输出端之间的两个第二十三晶体管，所述两个第二十三晶体管中的一个第二十三晶体管的控制极与所述第一控制端连接，所述两个第二十三晶体管中另一个第二十三晶体管的控制极与所述第二控制端连接。9.根据权利要求1所述的移位寄存器，其特征在于，所述调压电路包括：第一输入电路，与发光信号输入端、第一时钟信号端、第二节点连接，配置为响应于所述第一时钟信号端所提供信号的控制将所述发光信号输入端所提供信号写入至所述第二节点；第二输入电路，与第一时钟信号端、第一电源端、第二节点连接，配置为响应于所述第一时钟信号端所提供信号的控制将所述第一电源端提供的第一工作电压写入至第三节点，以及响应于所述第二节点处电压的控制将所述第一时钟信号端所提供信号写入至第三节点；第一电压控制电路，与第二时钟信号端、第二电源端、第一节点、第二节点、第三节点连接，配置为响应于所述第三节点处电压和所述第二时钟信号端所提供信号的控制将所述第二时钟信号端所提供信号写入至第一节点，以及响应于所述第二节点处电压的控制将所述第二电源端提供的第二工作电压写入至第一节点；第二电压控制电路，与第二时钟信号端、第二电源端、第三节点连接，配置为响应于所
述第三节点处电压和所述第二时钟信号端所提供信号将所述第二电源端提供的第二工作电压写入至所述第二节点。10.根据权利要求9所述的移位寄存器，其特征在于，所述第一输入电路包括第一晶体管，所述第二输入电路包括第二晶体管和第三晶体管，所述第一电压控制电路包括第四晶体管、第五晶体管、第六晶体管和第三电容，所述第二电压控制电路包括第七晶体管和第八晶体管，所述发光级联输出电路包括第九晶体管和第十晶体管，所述第一发光驱动输出电路包括第二十一晶体管和第二十二晶体管；所述第一晶体管的控制极与第一时钟信号端连接，所述第一晶体管的第一极与发光信号输入端连接，所述第一晶体管的第二极与所述第二节点连接；所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第二电源端连接，所述第二晶体管的第二极与所述第三节点连接；所述第三晶体管的控制极与所述第二节点电连接，所述第三晶体管的第一极与所述第三节点连接，所述第三晶体管的第二极与所述第一时钟信号端连接；所述第四晶体管的控制极与所述第三节点连接，所述第四晶体管的第一极与所述第二时钟信号端连接，所述第四晶体管的第二极与第四节点连接；所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与第四节点连接，所述第五晶体管的第二极与所述第一节点连接；所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与第二电源端连接；所述第三电容的第一端与所述第三节点连接，所述第三电容的第二端与所述第四节点连接；所述第七晶体管的控制极与所述第三节点连接，所述第七晶体管的第一极与第二电源端连接，所述第七晶体管的第二极与所述第八晶体管的第一极端连接；所述第八晶体管的控制极与所述第二时钟信号端连接，所述第八晶体管的第二极与所述第二节点连接；所述第九晶体管的控制极与所述第一节点连接，所述第九晶体管的第一极与所述第二电源端连接，所述第九晶体管的第二极与所述发光级联信号输出端连接；所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第一极与所述发光级联信号输出端连接，所述第十晶体管的第二极与所述第一电源端连接；所述第二十一晶体管的控制极与所述第六节点连接，所述第二十一晶体管的第一极与所述第二电源端连接，所述第二十一晶体管的第二极与所述发光控制驱动信号输出端连接；所述第二十二晶体管的控制极与所述第二节点连接，所述第二十二晶体管的第一极与所述发光控制驱动信号输出端连接，所述第二十二晶体管的第二极与所述第一电源端连接。11.根据权利要求9所述的移位寄存器，其特征在于，所述调压电路还包括第一防漏电电路，所述第一输入电路、所述第二输入电路、所述第二节点控制电压连接于第五节点，所述第一防漏电电路位于所述第五节点和所述第二节点之间，所述第一输入电路、所述第二输入电路、所述第二电压控制电路均通过所述第一防漏电电路与所述第二节点连接；
所述第一防漏电电路还与所述第一电源端、第三电源端连接连接，所述第一防漏电电路配置为在所述第二节点处电压的控制下将所述第三电源端提供的第三工作电压写入至第一防漏电节点，所述第一防漏电节点位于所述第二节点与所述第五节点之间；和/或，所述调压电路还包括第二防漏电电路，所述输出电路通过所述第二防漏电电路与第二电源端连接，所述发光级联输出电路与所述第二防漏电电路连接于第二防漏电节点；所述第二防漏电电路还与第一节点、第一电源端、第二电源端连接，第二防漏电电路还与发光级联信号输出端或发光控制驱动信号输出端连接，所述第二防漏电电路配置为响应于所述发光级联信号输出端或所述发光控制驱动信号输出端处电压的控制，将所述第一电源端提供的第一工作电压写入至第二防漏电节点；和/或，所述调压电路还包括：发光全局复位电路，所述发光全局复位电路与发光全局复位信号端、第一电源端、第二节点连接，配置为响应于所述发光全局复位信号端所提供信号的控制将所述第一电源端提供的第一工作电压写入至第二节点。12.根据权利要求11所述的移位寄存器，其特征在于，所述第一防漏电电路包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的控制极与所述第一电源端连接，所述第十一晶体管的第一极与第五节点连接，所述第十一晶体管的第二极与所述第一防漏电节点连接；所述第十二晶体管的控制极与所述第一电源端连接，所述第十二晶体管的第一极与所述第一防漏电节点连接，所述第十二晶体管的第二极与所述第二节点连接；所述第十三晶体管的控制极与所述第二节点连接，所述第十三晶体管的第一极与所述第三电源端连接，所述第十三晶体管的第二极与所述第一防漏电节点连接；所述第二防漏电电路包括第十四晶体管和第十五晶体管；所述第十四晶体管的控制极与所述第一节点连接，所述第十四晶体管的第一极与所述第二电源端连接，所述第十四晶体管的第二极与所述第二防漏电节点连接；所述第十五晶体管的控制极与所述发光级联信号输出端或发光控制驱动信号输出端连接，所述第十五晶体管的第一极与所述第一电源端连接，所述第十五晶体管的第二极与所述第二防漏电节点连接；所述发光全局复位电路包括第十六晶体管；所述第十六晶体管的控制极与所述发光全局复位信号端连接，所述第十六晶体管的第一极与所述第二节点连接，所述第十六晶体管的第二极与所述第一电源端连接。13.一种栅极驱动电路，其特征在于，包括：级联的多个第一移位寄存器，所述第一移位寄存器采用上述权利要求1至12中任一所述移位寄存器；位于第一级的所述第一移位寄存器的信号输入端与发光起始信号线连接，除位于第一级之外的其他级的所述第一移位寄存器与各自前一级的所述第一移位寄存器的所述发光级联信号输出端连接；各所述第一移位寄存器的所述发光控制驱动信号输出端与对应的发光控制信号线连接。14.一种显示装置，其特征在于，包括：显示区和位于显示区周边的周边区，所述显示区包括呈阵列排布的多个像素单元，每行像素单元配置有对应的发光控制信号线，所述发光
控制信号线与对应所述像素单元内的发光控制晶体管的控制极连接；所述周边区包括第一栅极驱动电路，所述第一栅极驱动电路采用上述权利要求13中所述栅极驱动电路。15.根据权利要求14所述的显示装置，其特征在于，每行像素单元还配置有对应的第二栅线，所述第二栅线与对应所述像素单元内的感测晶体管的控制极连接；所述周边区还包括第二栅极驱动电路，所述第二栅极驱动电路包括：级联的多个第二移位寄存器，所述第二移位寄存器配置有第二栅驱动信号输出端，所述第二栅驱动信号输出端与对应的所述第二栅线连接；所述第二移位寄存器包括第一显示预充复位电路、感测级联电路、第一感测预充复位电路、第一下拉控制电路、栅级联输出电路和第二栅驱动输出电路；所述感测级联电路和所述第一感测预充复位电路连接于感测级联节点，所述第一显示预充复位电路、所述第一感测预充复位电路、所述第一下拉控制电路、所述栅级联输出电路和所述第二栅驱动输出电路连接于第一上拉节点，所述第一下拉控制电路、所述栅级联输出电路和所述第二栅驱动输出电路连接于第一下拉节点；所述第一显示预充复位电路，与显示信号输入端、显示复位信号端和第五电源端连接，配置为响应于所述显示信号输入端所提供信号的控制，将所述显示信号输入端所提供信号写入所述第一上拉节点，以及响应于所述显示复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第一下拉节点；所述感测级联电路，与感测信号输入端和随机信号端连接，配置为响应于所述随机信号端所提供信号的控制，将感测信号输入端提供的信号写入所述感测级联节点；所述第一感测预充复位电路，与第三时钟信号端、感测复位信号端和第五电源端连接，配置为响应于所述感测级联节点处电压的控制将所述第三时钟信号端所提供信号写入至感测预充节点，且响应于所述第三时钟信号端所提供信号的控制将所述感测预充节点处电压写入至所述第一上拉节点，以及响应所述感测复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第一上拉节点；所述第一下拉控制电路，与第四电源端和第五电源端连接，配置为向所述第一下拉节点写入与所述第一上拉节点处电压反相的电压；所述栅级联输出电路，与级联时钟信号端、第五电源端和栅级联信号输出端连接，配置为响应于所述第一上拉节点处电压的控制将所述级联时钟信号端所提供信号写入至所述栅级联信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第五电源端提供的第五工作电压写入至所述栅级联信号输出端；所述第二栅驱动输出电路，与第二驱动时钟信号端和第六电源端连接，配置为响应于所述第一上拉节点处电压的控制将所述第二驱动时钟信号端所提供信号写入至所述第二栅驱动信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第二栅驱动信号输出端。16.根据权利要求15所述的显示装置，其特征在于，在所述第一栅极驱动电路内，任意一个所述第一移位寄存器所连接的所述强制输出控制端包括：与所述第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的第二栅驱动信号输出端或栅级联信号输出端；或者，所述第一移位寄存器为权利要求5或8中所述移位寄存器，在所述第一栅极驱动
电路内，任意一个所述第一移位寄存器所连接的第一控制端和第二控制端分别为：与所述第一移位寄存器对应同一行像素单元的第二移位寄存器内部的所述感测级联节点和预先所配置的第四时钟信号端。17.根据权利要求15所述的显示装置，其特征在于，所述第二移位寄存器配置有第四栅驱动信号输出端，所述第四栅驱动信号输出端与对应的所述第二栅线连接；所述第二移位寄存器还包括第二显示预充复位电路、第二感测预充复位电路、第二下拉控制电路和第四栅驱动输出电路；所述第二显示预充复位电路、所述第二感测预充复位电路、所述第二下拉控制电路和所述第四栅驱动输出电路连接于第二上拉节点，所述第二下拉控制电路和所述第四栅驱动输出电路连接于第二下拉节点；所述第二显示预充复位电路，与显示信号输入端、显示复位信号端和第五电源端连接，配置为响应于所述显示信号输入端所提供信号的控制，将所述显示信号输入端所提供信号写入所述第二上拉节点，以及响应于所述显示复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第二下拉节点；所述第二感测预充复位电路，与感测预充信号端、第三时钟信号端、感测复位信号端和第五电源端连接，配置为响应于所述第三时钟信号端所提供信号的控制将所述感测预充节点处电压写入至所述第二上拉节点，以及响应所述感测复位信号端所提供信号的控制，将所述第五电源端提供的第五工作电压写入所述第二上拉节点；所述第二下拉控制电路，与第七电源端和第五电源端连接，配置为向所述第二下拉节点写入与所述第二上拉节点处电压反相的电压；所述第四栅驱动输出电路，与第四驱动时钟信号端和第六电源端连接，配置为响应于所述第二上拉节点处电压的控制将所述第四驱动时钟信号端所提供信号写入至所述第四栅驱动信号输出端，以及响应于所述第二下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第四栅驱动信号输出端。18.根据权利要求17所述的显示装置，其特征在于，所述第二移位寄存器还包括：空白有效输出电路；所述空白有效输出电路，与所述第一上拉节点、所述第一下拉节点、空白有效时钟信号端、空白有效信号输出端和第六电源端连接，配置为响应于所述第一上拉节点处电压的控制将所述空白有效时钟信号端所提供信号写入至所述空白有效信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述空白有效信号输出端；或者，所述空白有效输出电路，与所述第二上拉节点、所述第二下拉节点、空白有效时钟信号端、空白有效信号输出端和第六电源端连接，配置为响应于所述第二上拉节点处电压的控制将所述空白有效时钟信号端所提供信号写入至所述空白有效信号输出端，以及响应于所述第二下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述空白有效信号输出端；在所述第一栅极驱动电路内，任意一个所述第一移位寄存器所连接的所述强制输出控制端包括：与所述第一移位寄存器对应同一行像素单元的第二移位寄存器所配置的空白有效信号输出端。19.根据权利要求17或18所述的显示装置，其特征在于，每行像素单元还配置有对应的
第一栅线，所述第一栅线与对应所述像素单元内的数据写入晶体管的控制极连接；所述第二移位寄存器还包括第一栅驱动输出电路和第三栅驱动输出电路；所述第一栅驱动输出电路，与所述第一上拉节点、所述第一下拉节点、第一栅驱动信号输出端、第一驱动时钟信号端和第六电源端连接，配置为响应于所述第一上拉节点处电压的控制将所述第一驱动时钟信号端所提供信号写入至所述第一栅驱动信号输出端，以及响应于所述第一下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第一栅驱动信号输出端；所述第三栅驱动输出电路，与所述第二上拉节点、所述第二下拉节点、第三栅驱动信号输出端、第三驱动时钟信号端和第六电源端连接，配置为响应于所述第二上拉节点处电压的控制将所述第三驱动时钟信号端所提供信号写入至所述第三栅驱动信号输出端，以及响应于所述第二下拉节点处电压的控制将所述第六电源端提供的第六工作电压写入至所述第三栅驱动信号输出端；所述第一栅驱动信号输出端和所述第三栅驱动信号输出端分别与对应的所述第一栅线连接。

技术总结
本公开实施例提供了一种移位寄存器，该移位寄存器包括：调压电路、发光级联输出电路、第一发光驱动输出电路和第二发光驱动输出电路；其中，调压电路配置为调整第一节点和第二节点处的电压，发光级联输出电路配置为根据第一节点和第二节点处电压向发光级联信号输出端写入相应信号，第一发光驱动输出电路配置为根据第一节点和第二节点处电压向发光控制驱动信号输出端写入相应信号，第二发光驱动输出电路配置为响应于强制输出控制端所提供信号的控制，将所述第一电源端提供的第一工作电压写入至发光控制驱动信号输出端，以使得发光控制驱动信号输出端输出有效电平信号。本公开实施例还提供了一种栅极驱动电路和显示装置。还提供了一种栅极驱动电路和显示装置。还提供了一种栅极驱动电路和显示装置。


技术研发人员：冯雪欢 李永谦
受保护的技术使用者：京东方科技集团股份有限公司
技术研发日：2022.01.26
技术公布日：2023/8/5