栅极驱动电路和显示装置的制作方法

1.本发明涉及显示技术领域，特别涉及一种栅极驱动电路和显示装置。


背景技术：

2.显示装置是一种将显示数据通过传输设备显示到显示面板上再反射到人眼的显示工具，显示装置的示例包括液晶显示器(liquid crystal display，lcd)、等离子体显示器(plasma display panel，pdp)、有机发光二极管(organic light-emitting diode，oled)显示器以及电泳显示器(electro-phoretic display，epd)。
3.现有显示装置的集成栅极驱动电路(gate-driver in array，gia)包括级联的多个栅极驱动单元，栅极驱动单元一般为8tic，有图1和图2两种接法，以图2为例，栅极驱动单元100包括输入模块110、输出模块120、第一下拉模块130、第二下拉模块140以及第三下拉模块150。
4.输入模块110包括开关管t1，开关管t1的控制端接收前级栅极驱动信号gn-4，第一通路端接收高电平信号vgh，第二通路端与第一节点q相连。
5.输出模块120包括开关管t2和电容c1，开关管t2的控制端与第一节点q相连，第一通路端接收时钟信号clk2，第二通路端连接至输出端，用于输出本级栅极驱动信号gn。电容c1连接在开关管t2的控制端和第二通路端。
6.第一下拉模块130包括开关管t3，开关管t3的控制端接收后级栅极驱动信号gn+4，第一通路端与第一节点q相连，第二通路端接收低电平信号vgl。
7.第二下拉模块140包括开关管t4，开关管t4的控制端接收时钟信号clk4，第一通路端与本级栅极驱动信号gn输出端连接，第二通路端接收低电平信号vgl。
8.第三下拉模块150包括开关管t5-t8，开关管t8的控制端接收时钟信号clk2，第一通路端接收直流信号dc，第二通路端与第二节点qb连接。开关管t6的控制端与第一节点q连接，第一通路端与第二节点qb连接，第二通路端接收低电平信号vgl。开关管t5的第一通路端与第一节点q相连，控制端与开关管t6的第一通路端与开关管t8的第二通路端相连于第二节点qb，第二通路端接收低电平vgl。开关管t7的控制端与开关管t6的第一通路端和开关端t8的第二通路端相连于第二节点qb，第一通路端与本级栅极驱动信号gn输出连接，第二通路端接收低电平信号vgl。
9.本技术的发明人发现，按照图2的接法，在维持阶段开关管t5和开关管t7会一直处于开态，按照图1的接法，在维持阶段开关管t5、开关管t7和开关管t8会一直处于开态，这样会引起对应的薄膜晶体管(tft)的电流、电压正向转移，降低电路稳定性，容易高温失效。
10.因此，亟需对现有技术的栅极驱动单元进行进一步改进，以解决上述问题。


技术实现要素：

11.鉴于上述问题，本发明的目的在于提供一种栅极驱动电路和显示装置，从而可以提升器件稳定性，延长电路寿命。
12.根据本发明的一方面，提供一种栅极驱动电路，包括级联的多个栅极驱动单元，所述多个栅极驱动单元包括：输入模块，与第一节点相连接，用于根据输入信号和第一电平信号对所述第一节点进行预充电；输出模块，与所述第一节点相连接，用于根据所述第一节点的电位和第一时钟信号产生本级栅极驱动信号；第一下拉模块，与所述第一节点相连接，用于根据第一下拉信号和第二电平信号将所述第一节点拉低至第一低电平；第一维稳模块，与第二节点相连接，用于根据所述第二节点的电位和第三电平信号将所述第一节点以及所述本级栅极驱动信号维持于第二低电平；以及维稳控制模块，与所述第二节点相连接，用于根据所述第一时钟信号和第二时钟信号控制所述第二节点的电位，以及第二维稳模块，与所述第一节点相连接，用于根据第二下拉信号将所述第一节点的电位维持于所述第二低电平，其中，所述第二下拉信号的相位与所述第二节点的相位相反。
13.可选地，所述第一时钟信号和所述第二时钟信号互为反相的时钟信号，以控制所述第二节点的电位在高低电平之间交替变化。
14.可选地，所述栅极驱动单元还包括：第三维稳模块，与所述本级栅极驱动信号的输出端相连接，用于根据所述第二时钟信号将所述本级栅极驱动信号维持于所述第二低电平。
15.可选地，所述栅极驱动单元还包括：节点控制模块，与所述第一节点相连接，用于根据所述第一节点的电位和所述第三电平信号将所述第二节点的电位维持于所述第二低电平。
16.可选地，所述维稳控制模块包括：第八开关管，控制端接收所述第一时钟信号，第一通路端接收第四电平信号，第二通路端连接至所述第二节点；第九开关管，控制端接收所述第二时钟信号，第一通路端连接至所述第二节点，第二通路端接收所述第三电平信号；所述第八开关管和所述第九开关管根据所述第一时钟信号和所述第二时钟信号交替打开控制所述第二节点的电位在高低电平之间交替变化。
17.可选地，所述第一维稳模块包括第五开关管，控制端连接至所述第二节点，第一通路端连接至所述第一节点，第二通路端接收所述第三电平信号；所述第二维稳模块包括第十开关管，控制端接收所述第二下拉信号，第一通路端连接至所述第一节点，第二通路端接收所述第三电平信号；所述第五开关管和所述第十开关管根据所述第二节点的电位和所述第二下拉信号交替打开将所述第一节点的电位维持于所述第二低电平。
18.可选地，所述第一维稳模块还包括第七开关管，所述第七开关管的控制端连接至所述第二节点，第一通路端与所述本级栅极驱动信号的输出端相连接，第二通路端接收第三电平信号；
19.所述第三维稳模块包括第四开关管，所述第四开关管的控制端接收所述第二时钟信号，第一通路端与所述本级栅极驱动信号的输出端相连接，第二通路端接收第三电平信号；所述第七开关管和所述第四开关管根据所述第二节点的电位和所述第二时钟信号交替打开将所述本级栅极驱动信号维持于所述第二低电平。
20.可选地，所述栅极驱动电路还包括：设置在第一级栅极驱动单元前面的伪第二节点单元，所述伪第二节点单元为所述栅极驱动电路中的第一级栅极驱动单元和第二级栅极驱动单元提供第二下拉信号。
21.可选地，所述伪第二节点单元包括：第六开关管，控制端接收启动信号，第一通路
端连接至伪第二节点，第二通路端接收第三电平信号；第八开关管，控制端接收第一时钟信号，第一通路端接收第四电平信号，第二通路端连接至所述伪第二节点；第九开关管，控制端接收第二时钟信号，第一通路端连接至所述伪第二节点，第二通路端接收第三电平信号。
22.根据本发明的另一方面，提供一种显示装置，包括:如上述所述的栅极驱动电路，用于提供多个栅极驱动信号；数据驱动电路，用于提供多个灰阶数据；以及显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，其中，所述显示面板经由多条栅极线和多条数据线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。
23.本发明提供的栅极驱动电路和显示装置，第一时钟信号和第二时钟信号互为反相的时钟信号，第八开关管和第九开关管根据第一时钟信号和第二时钟信号交替打开控制第二节点的电位在高低电平之间交替变化，延长了第八开关管和第九开关管的使用寿命，提供了电路稳定性。
24.在优选的实施例中，第二下拉信号的相位与第二节点的相位相反，第五开关管和第十开关管根据第二节点的电位和第二下拉信号交替打开将第一节点的电位维持于所述第二低电平，延长了第五开关管和第十开关管的使用寿命，提供了电路稳定性。
25.在优选的实施例中，第一维稳模块的第七开关管和第三维稳模块的第四开关管根据第二节点的电位和第二时钟信号交替打开将本级栅极驱动信号维持于所述第二低电平，延长了第七开关管和第四开关管的使用寿命，提供了电路稳定性。
附图说明
26.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
27.图1示出了根据现有技术的一种栅极驱动单元的示意图；
28.图2示出了根据现有技术的另一种栅极驱动单元的示意图；
29.图3示出了根据本发明实施例的栅极驱动电路的结构示意图；
30.图4示出了根据本发明实施例的栅极驱动单元的示意性框图；
31.图5示出了根据本发明实施例的栅极驱动单元的结构示意图；
32.图6示出了根据本发明实施例的伪第二节点单元的结构示意图；
33.图7a-图7b示出了根据本发明实施例的栅极驱动电路的工作时序图；
34.图8示出了根据本发明实施例的部分栅极驱动电路连接图；
35.图9示出了根据本发明实施例的全级电路时钟信号的时序图；
36.图10示出了根据本发明实施例的栅极驱动信号的输出波形图。
具体实施方式
37.以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
38.应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电
路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
39.同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
40.此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
41.图3示出了根据本发明实施例的栅极驱动电路的结构示意图。如图3所示，在该实施例中，显示装置200包括显示面板210和栅极驱动电路220，其中，栅极驱动电路220可以与显示面板210集成于同一基板上以形成集成栅极驱动电路结构。
42.显示面板210包括成行成列排列的像素单元(未示出)以及m条传输栅极驱动信号的扫描线，其中，m为非零整数。
43.栅极驱动电路220包括级联的多级栅极驱动单元221和两个伪第二节点(dummy qb)单元222，每级栅极驱动单元221通过对应的扫描线输出相应的栅极驱动信号。在该实施例中，栅极驱动电路220中的每一级栅极驱动单元221与对应的扫描线连接，响应于起始脉冲信号，提供栅极驱动信号，从而逐行导通各行像素单元中的薄膜开关管(未示出)。
44.本实施例栅极驱动电路220为两个，分别设置在显示面板110两侧，但是实际应用中，栅极驱动电路220也可以为一个，本实施例并不做具体限定。
45.图4示出了根据本发明实施例的栅极驱动单元的示意性框图，如图4所示，栅极驱动单元包括输入模块310、输出模块320、第一下拉模块330、第一维稳模块340、维稳控制模块350。
46.输入模块310，与第一节点q相连接，用于根据输入信号和第一电平信号vgh对第一节点q进行预充电。
47.输出模块320，与第一节点q相连接，用于根据第一节点q的电位和第一时钟信号(例如是时钟信号clk2)产生本级栅极驱动信号gn，并将本级栅极驱动信号gn提供至输出端。
48.第一下拉模块330，与第一节点q相连接，用于根据第一下拉信号和第二电平信号vdl将第一节点q的电位维持于第一低电平。
49.第一维稳模块340，与第二节点qb相连接，用于根据第二节点qb的电位和第三电平信号vgl将第一节点q以及本级栅极驱动信号gn维持于第二低电平。
50.维稳控制模块350，与所述第二节点qb相连接，用于根据第一时钟信号(例如是时
钟信号clk2)和第二时钟信号(例如是时钟信号clk4)控制第二节点qb的电位，其中，时钟信号clk2和时钟信号clk4互为反相时钟信号，以控制第二节点qb的电位的在高低电平之间交替变化。
51.进一步地，栅极驱动单元还包括第二维稳模块360，与第一节点q相连接，用于根据第二下拉信号qb-2将第一节点q的电位维持于第二低电平，其中，第二下拉信号qb-2的相位与第二节点qb的相位相反。
52.进一步地，栅极驱动单元还包括第三维稳模块370，与本级栅极驱动信号gn的输出端相连接，用于根据时钟信号clk4将本级栅极驱动信号gn维持于第二低电平。
53.进一步地，栅极驱动单元还包括节点控制模块380，与第一节点q相连接，用于根据第一节点q的电位和第三电平信号vgl将第二节点qb的电位拉低至第二低电平。
54.其中，对于第一级至第二级栅极驱动单元，输入信号为外部提供的启动信号stv，第一下拉信号为后栅极驱动单元提供的本级栅极驱动信号gn+2。
55.对于第三级至第n-2(n表示栅极驱动单元的个数，为自然数)级栅极驱动单元，输入信号为前栅极驱动单元提供的本级栅极驱动信号gn-2，第一下拉信号为后级栅极驱动单元提供的本级栅极驱动信号gn+2。
56.对于第n-1级至第n级栅极驱动单元，输入信号为前级栅极驱动单元的本级驱动信号gn-2，第一下拉信号为外部提供的启动信号。
57.图5示出了根据本发明实施例的栅极驱动单元的结构示意图。如图5所示，输入模块310包括第一开关管t1，第一开关管t1的控制端接收输入信号，第一通路端接收第一电平信号vdh，第二通路端与第一节点q相连接。
58.输出模块320包括第二开关管t2和电容c1，第二开关管t2的控制端与第一节点q相连接，第一通路端接收时钟信号clk2，第二通路端连接本级栅极驱动信号gn的输出端，电容c1连接于第二开关管t2的控制端和第二通路端之间。
59.第一下拉模块330包括第三开关管t3，第三开关管t3的控制端接收第一下拉信号，第一通路端与第一节点q相连接，第二通路端接收第二电平信号vdl。
60.第一维稳模块340包括第五开关管t5和第七开关管t7，第五开关管t5的控制端与第二节点qb相连接，第一通路端与第一节点q相连接，第二通路端接收第三电平信号vgl，第七开关管t7的控制端连接至第二节点qb，第一通路端与本级栅极驱动信号gn的输出端相连接，第二通路端接收第三电平信号vgl。第五开关管t5和第七开关管t7均由第二节点qb的点位控制，开启和关闭同步。
61.维稳控制模块350包括第八开关管t8和第九开关管t9，第八开关管t8的控制端接收时钟信号clk2，第一通路端接收第四电平信号vdc，第二通路端与第二节点qb相连接；第九开关管t9的控制端接收时钟信号clk4，第一通路端与第二节点qb相连接，第二通路端接收第三电平信号vgl。时钟信号clk2，和时钟信号clk4控制第八开关管t8和第九开关管t9交替打开以实现第二节点qb的电位在高低电平之间交替变化，从而延长了第八开关管t8和第九开关管t9的使用寿命，增加了器件稳定性。
62.第二维稳模块360包括第十开关管t10，第十开关管t10的控制端与第二下拉信号qb-2相连接，第一通路端与第一节点q相连接，第二通路端接收第三电平信号vgl。
63.第三维稳模块370包括第四开关管t4，第四开关管t4的控制端接收时钟信号clk4，
第一通路端与本级栅极驱动信号gn输出端连接，第二通路端接收第三电平信号vgl。
64.节点控制模块380包括第六开关管t6，第六开关管t6的控制端与第一节点q相连接，第一通路端与第二节点qb连接，第二通路端接收第三电平信号vgl。
65.进一步地，第二节点qb的电位和第二下拉信号qb-2控制第五开关管t5和第十开关管t10交替打开将第一节点q的电位维持于第二低电平，从而延长了第五开关管t5和第十开关管t10的使用寿命，增加了器件稳定性。
66.进一步地，第一维稳模块340和第三维稳模块370通过第二节点qb的电位和时钟信号clk4分别控制第七开关管t7和第四开关管t4交替打开将本级栅极驱动信号gn维持于第二低电平，从而延长了第四开关管t4和第七开关管t7的使用寿命，增加了器件稳定性。
67.进一步地，栅极驱动电路还包括伪第二节点单元。伪第二节点单元为两个分别与第一级栅极驱动单元和第二级栅极驱动单元相连接，位于第一级栅极驱动单元前面，如图6所示，伪第二节点单元仅包括：第六开关管t6，控制端接收启动信号stv，第一通路端连接至伪第二节点dqb，第二通路端接收第三电平信号vgl；第八开关管t8，控制端接收时钟信号clk2，第一通路端接收直流信号vdc，第二通路端连接至伪第二节点dqb；第九开关管t9，控制端接收时钟信号clk4，第一通路端连接至伪第二节点dqb，第二通路端接收第三电平信号vgl。
68.伪第二节点单元用于向第一级栅极驱动单元和第二级栅极驱动单元提供第二下拉信号qb-2；其余级栅极驱动单元，第二下拉信号qb-2由其前栅极驱动单元的第二节点qb提供。
69.本发明提供的栅极驱动电路，时钟信号clk2和时钟信号clk4互为反相时钟信号，第二下拉信号qb-2和第二节点qb的相位反相，使得第五开关管t5与第十开关管t10交替工作，第七开关管t7与第四开关管t4交替工作，第八开关管t8和第九开关管t9交替工作，从而开关管不会一直处于开启状态，增加了电路稳定性，不会造成高温失效，可以延长电路寿命。
70.图7a-图7b示出了根据本发明实施例的栅极驱动电路的工作时序图。以下参照图7a-图7b，对本发明实施例的栅极驱动单元的工作原理进行详细说明。
71.其中，410为第一阶段的时序图，420为第二阶段的时序图，430为第三阶段的时序图，440为第四阶段的时序图。
72.在第一阶段，即第一节点q点预充电阶段，当输入信号由低电平变为高电平时，第一开关管t1导通，第一开关管t1将第一电平信号vdh提供给第一节点q，对第一节点q进行充电，使第一节点q的电位升高，从而导通第二开关管t2和第六开关管t6，时钟信号clk2在此阶段为低电平，第二开关管t2根据时钟信号clk2产生本级栅极驱动信号gn，第六开关管t6将第三电平信号vgl提供给第二节点qb，将第二节点qb的电位拉低为第二低电平，使得第五开关管t5和第七开关管t7关断，停止对本级栅极驱动信号gn和第一节点q的下拉，此时第二下拉信号qb-2被前级第一节点q-2通过上一级的第六开关管t6下拉为第二低电平，从而关闭第十开关管t10，使其停止对第一节点q的下拉，同时时钟信号clk4由低电平变为高电平，导通第四开关管t4和第九开关管t9，第四开关管t4将第三电平信号vgl提供至本级栅极驱动信号gn输出端，将本级栅极驱动信号gn维持为第二低电平，第九开关管t9将第三电平信号vgl提供至第二节点qb，使得第二节点qb维持于第二低电平。
73.在第二阶段，即本级栅极驱动信号gn输出阶段，时钟信号clk2由低电平突变为高电平，第一节点q在第一阶段时被充电至高电平，此时时钟信号clk2经过打开的第二开关管t2与电容c1对第一节点q进行充电，让第一节点q的电位突变，进一步提高第一节点q的电平，完全打开第二开关管t2，使得本级栅极驱动信号gn输出高电平，第六开关管t6继续导通，将第三电平信号vgl提供给第二节点qb，第二节点qb继续低电平，使得第五开关管t5、第七开关管t7关闭，此时gn-2级栅极驱动单元的第九开关管t9打开，给第二下拉信号qb-2放电，使其继续处于低电平，第十开关管t10关闭，第二节点qb被第一节点q通过第六开关管t6下拉，时钟信号clk4为低电平，使得第四开关管t4、第九开关管t9关闭。
74.在第三阶段，即下拉阶段，时钟信号clk2由高电平突变为低电平，此时后栅极驱动信号gn+2还处于低电平，第一节点q保持较高电位，第二开关管t2处于开态，可迅速将本栅极驱动信号gn下拉至低电平，经过一定时间，后栅极驱动信号gn+2打开，通过第三开关管t3将第一节点q迅速下拉至第一低电平，完成对第一节点q的下拉，使得第二开关管t2和第六开关管t6关断，同时时钟信号clk4为高电平，打开了第四开关管t4和第九开关管t9，第四开关管t4接着下拉本栅极驱动信号gn，第九开关管t9将第二节点qb下拉至第二低电平，从而关闭第五开关管t5和第七开关管t7。
75.在第四阶段，即维持阶段，在时钟信号clk4由低电平突变为高电平，打开第四开关管t4和第九开关管t9，第四开关管t4下拉本栅极驱动信号gn，第九开关管t9下拉第二节点qb，使得第二节点qb的电位维持于第二低电平，从而关闭第五开关管t5和第七开关管t7，此时第二下拉信号qb-2处于高电平，打开第十开关管t10，使第一节点q的电位维持于第二低电平；当时钟信号clk4为低电平，时钟信号clk2突变为高电平时，打开第八开关管t8，关闭第九开关管t9和第四开关管t4，第二节点qb由第八开关管t8将电位拉升为vdc，使得第五开关管t5和第七开关管t7打开，分别将第一节点q和本级栅极驱动信号gn下拉为第二低电平，同时第二下拉信号qb-2为低电平，从而关闭第十开关管t10。
76.需要说明的是，本发明中提及的第一至第十开关管t1-t10均为n型薄膜晶体管，同时本发明电路中的晶体管不限于n型，且各个晶体管的第一通路端和第二通路端可以互换(即源极和漏极可以互换)，但是本发明的实现不限于此。
77.图8示出了根据本发明实施例的四级栅极驱动电路的连接图。
78.如图8所示，共需要4个时钟信号clk1-clk4(时钟信号不唯一，可根据实际情况调整)，四个直流信号，分别为vdh、vdl、vdc、vgl以及两个启动信号stv(图中未示出)。
79.图9示出了根据本发明实施例的全级电路时钟信号的时序图。
80.本发明实施例的全级电路以四个时钟信号为例，分别为时钟信号clk1、时钟信号clk2、时钟信号clk3、时钟信号clk4，其中时钟信号clk1和时钟信号clk3的相位反相，时钟信号clk2和时钟信号clk4的相位反相。
81.图10示出了根据本发明实施例的栅极驱动信号的输出波形图。图10是以806级电路为例的栅极驱动信号gn的输出波形图。
82.本发明还提供一种显示装置，包括如上述所述的栅极驱动电路，用于提供多个栅极驱动信号；数据驱动电路，用于提供多个灰阶数据；以及显示面板，显示面板包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，其中，显示面板经由多条栅极线和多条数据线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由多条数
据线按列接收多个灰阶数据，从而提供给选定的像素单元以实现图像显示。
83.应当说明，本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当
……
时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
84.依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。

技术特征：
1.一种栅极驱动电路，包括级联的多个栅极驱动单元，其特征在于，所述多个栅极驱动单元包括：输入模块，与第一节点相连接，用于根据输入信号和第一电平信号对所述第一节点进行预充电；输出模块，与所述第一节点相连接，用于根据所述第一节点的电位和第一时钟信号产生本级栅极驱动信号；第一下拉模块，与所述第一节点相连接，用于根据第一下拉信号和第二电平信号将所述第一节点拉低至第一低电平；第一维稳模块，与第二节点相连接，用于根据所述第二节点的电位和第三电平信号将所述第一节点以及所述本级栅极驱动信号维持于第二低电平；维稳控制模块，与所述第二节点相连接，用于根据所述第一时钟信号和第二时钟信号控制所述第二节点的电位；以及第二维稳模块，与所述第一节点相连接，用于根据第二下拉信号将所述第一节点的电位维持于所述第二低电平，其中，所述第二下拉信号的相位与所述第二节点的相位相反。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号互为反相的时钟信号，以控制所述第二节点的电位在高低电平之间交替变化。3.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括：第三维稳模块，与所述本级栅极驱动信号的输出端相连接，用于根据所述第二时钟信号将所述本级栅极驱动信号维持于所述第二低电平。4.根据权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括：节点控制模块，与所述第一节点相连接，用于根据所述第一节点的电位和所述第三电平信号将所述第二节点的电位维持于所述第二低电平。5.根据权利要求1所述的栅极驱动电路，其特征在于，所述维稳控制模块包括：第八开关管，控制端接收所述第一时钟信号，第一通路端接收第四电平信号，第二通路端连接至所述第二节点；第九开关管，控制端接收所述第二时钟信号，第一通路端连接至所述第二节点，第二通路端接收所述第三电平信号；所述第八开关管和所述第九开关管根据所述第一时钟信号和所述第二时钟信号交替打开控制所述第二节点的电位在高低电平之间交替变化。6.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一维稳模块包括第五开关管，控制端连接至所述第二节点，第一通路端连接至所述第一节点，第二通路端接收所述第三电平信号；所述第二维稳模块包括第十开关管，控制端接收所述第二下拉信号，第一通路端连接至所述第一节点，第二通路端接收所述第三电平信号；所述第五开关管和所述第十开关管根据所述第二节点的电位和所述第二下拉信号交替打开将所述第一节点的电位维持于所述第二低电平。7.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一维稳模块还包括第七开关管，所述第七开关管的控制端连接至所述第二节
点，第一通路端与所述本级栅极驱动信号的输出端相连接，第二通路端接收第三电平信号；所述第三维稳模块包括第四开关管，所述第四开关管的控制端接收所述第二时钟信号，第一通路端与所述本级栅极驱动信号的输出端相连接，第二通路端接收第三电平信号；所述第七开关管和所述第四开关管根据所述第二节点的电位和所述第二时钟信号交替打开将所述本级栅极驱动信号维持于所述第二低电平。8.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：设置在第一级栅极驱动单元前面的伪第二节点单元，所述伪第二节点单元为所述栅极驱动电路中的第一级栅极驱动单元和第二级栅极驱动单元提供第二下拉信号。9.根据权利要求8所述的栅极驱动电路，其特征在于，所述伪第二节点单元包括：第六开关管，控制端接收启动信号，第一通路端连接至伪第二节点，第二通路端接收第三电平信号；第八开关管，控制端接收第一时钟信号，第一通路端接收第四电平信号，第二通路端连接至所述伪第二节点；第九开关管，控制端接收第二时钟信号，第一通路端连接至所述伪第二节点，第二通路端接收第三电平信号。10.一种显示装置，包括:如权利要求1至9中任一项所述的栅极驱动电路，用于提供多个栅极驱动信号；数据驱动电路，用于提供多个灰阶数据；以及显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，其中，所述显示面板经由多条栅极线和多条数据线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。

技术总结
本发明公开了一种栅极驱动电路和显示装置，包括级联的多个栅极驱动单元，多个栅极驱动单元包括：输入模块，与第一节点相连，对第一节点进行预充电；输出模块，与第一节点相连，产生本级栅极驱动信号；第一下拉模块，与第一节点相连，将第一节点拉低至第一低电平；第一维稳模块，与第二节点相连，将第一节点和本级栅极驱动信号维持于第二低电平；维稳控制模块，与第二节点相连，根据第一时钟信号和第二时钟信号控制第二节点的电位；第二维稳模块，与第一节点相连接，根据第二下拉信号将第一节点的电位维持于第二低电平，第二下拉信号的相位与第二节点的相位相反。本发明提供的栅极驱动电路和显示装置，有良好的输出能力，可以提升器件稳定性。件稳定性。件稳定性。


技术研发人员：黄丽玉 蒋隽 许雅琴
受保护的技术使用者：昆山龙腾光电股份有限公司
技术研发日：2022.01.26
技术公布日：2023/8/5