基于大规模校验矩阵的LDPC译码器

基于大规模校验矩阵的ldpc译码器
技术领域
1.本发明属于信道编解码技术领域，更具体地，涉及一种基于大规模校验矩阵的ldpc译码器。


背景技术：

2.随着技术的不断发展，为了满足日益增长的数据传输需求，需要发展兼顾系统可靠性和有效性的光通信技术。信道编解码技术能有效的提升通信系统的抗干扰能力，在保证传输速率的同时可靠传输。低密度奇偶校验码(ldpc)接近香农极限的译码性能，在广域网通信标准、毫米波通信标准、数字卫星广播标准、万兆以太网标准和5g等通信标准中作为信道纠错码，具有十分广泛的用途。
3.伴随数据传输吞吐量要求的不断增长，现有的针对变量节点和校验节点存储硬件资源消耗过大的方案是移除最小值的空间，仅存储次小值，使用次小值推断出最小值，当次小值大于某一阈值t时，最小值等于某一预设值β，否则等于0。然而在校验矩阵规模较大，吞吐率要求较高时，译码性能损失较大，因此有必要提出一种针对大规模校验矩阵的ldpc译码技术，在提高译码器吞吐率降低硬件资源消耗的同时，译码性能损失最小。


技术实现要素：

4.针对现有技术的缺陷或改进需求，本发明提出了一种基于大规模校验矩阵的ldpc译码器，用于解决长码大矩阵节点更新信息存储硬件资源消耗过大的情况，大幅度提高译码器吞吐率，提升译码器的面积效率。
5.为实现上述目的，本发明提供了一种基于大规模校验矩阵的ldpc译码器，其包括中央控制器、变量节点存储器、校验节点存储器、更新算法计算单元、硬判决码字存储器和提前终止迭代模块，外部数据输入译码器后经过计算单元计算与硬判决成功后输出译码结果；其中：
6.中央控制器，调度整个ldpc译码器译码期间各模块之间的合作；
7.变量节点存储器，用于存储变量节点信息；
8.校验节点存储器，用于存储校验节点信息；
9.更新算法计算单元，用于计算变量节点和校验节点更新；
10.硬判决存储器，用于存储硬判决结果；
11.提前终止迭代模块，判断硬判决结果是否满足译码停止条件，若是，则提前终止迭代译码并输出，若否，则继续进行译码迭代；其中：
12.校验节点存储器中降低校验节点信号位宽，在不提高输出误码率fer和平均译码时间adc的前提下，以减少校验节点存储资源消耗；
13.更新算法计算单元中，完全移除更新算法暂存变量节点更新外信息的先进先出fifo，提高更新算法计算单元中面积效率。
14.本发明中，校验节点存储器中，将校验节点信号位宽降低1比特，例如从6比特降低
到5比特。
15.基于大规模校验矩阵的ldpc译码器的工作流程包括：
16.步骤1：读取变量节点存储器中变量节点信息；
17.步骤2：读取校验节点存储器中对应变量节点的上一个相连校验节点的信息；
18.步骤3：将读取的变量节点和校验节点的信息经过一个加法器完成后验信息的更新；
19.步骤4：取后验信息符号位进行硬判决，判决成功则将提前结束迭代输出码字，否则跳转步骤1重新循环直至迭代结束。
20.总体而言，通过本发明所提出的以上技术方案与现有技术相比，能够取得下列有益效果：
21.本发明提出的基于大规模校验矩阵的ldpc译码器，将现有的校验节点信号的位宽降低1比特，移除需要暂存虚拟网络(vn)外信息的先进先出(fifo)，复用了后验信息存储器，减少了存储器的资源占用，在不改变算法的情况下提升了译码器的面积效率，大幅度降低长码大矩阵存储资源消耗的技术问题。
附图说明
22.图1是本发明中基于大规模校验矩阵的ldpc译码器整体硬件框架图。
23.图2是传统校验节点6比特位宽和本发明提供的降低1比特位宽后的输出误帧率fer和平均译码时间(adc)结果对比图。
24.图3是传统tdmp ldpc译码器硬件架构图。
25.图4是本发明提供的一种基于大规模校验矩阵的存储复用ldpc分层译码器硬件架构图。
具体实施方式
26.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图或实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
27.为了便于理解本发明，首先对ldpc译码器的整体硬件架构进行说明，如图1所示为本实施例最终设计出的基于大规模校验矩阵的ldpc译码器硬件架构图，其主要包括以下模块：
28.中央控制器(controler)，调度整个ldpc译码器译码期间各模块之间的合作；
29.变量节点存储器(vm)，用于存储变量节点信息；
30.校验节点存储器(cm,sm)，用于存储校验节点信息；
31.更新算法计算单元(update algorithm element)，用于计算变量节点和校验节点更新；
32.硬判决存储器(hm)，用于存储硬判决结果；
33.提前终止迭代模块(et)，判断硬判决结果是否满足译码停止条件，若是，则提前终止迭代译码并输出，若否，则继续进行译码迭代。
34.本发明通过对校验节点计算公式的分析，发现将校验节点信息的位宽降低一位，导致的溢出错误可以被译码器所容许，根据校验节点计算公式：
[0035][0036]
当校验信息为6比特，校验节点信息最大幅度为而一般小于1。那么，6比特所能表示的范围超出了cn的可能值，使用6比特量化存在浪费。而当降低1比特位宽，使用5比特时，在cn的位宽不足以表示对应的值导致溢出错误的情况下，这种情况实际上代表着译码迭代即将收敛，因此这部分错误能够被译码器容许，正如图2所示，输出误码率fer和平均译码时间(adc)都能表明该技术引入的译码性能差距极小。
[0037]
为了便于理解，请参阅图3和图4，本发明提出了移除暂存vn外信息的fifo，复用了后验信息存储器的实施例。在传统的串行层译码算法(tdmp)译码器中，需要使用一个fifo暂存通过后验概率信息减去cn外信息得到vn外信息，再在cn外信息更新完成后与之相加得到更新后的后验概率信息，并将其写回到后验概率信息存储器中。
[0038]
而在基于大规模校验矩阵的ldpc存储复用硬件架构中，v网络变量节点单元nc产生的需要暂存的变量节点信息先被写回变量节点存储器vm中，等中央控制单元cnu需要时在从vm中读出，减少了硬件资源消耗，提高了面积效率。
[0039]
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。


技术特征：
1.一种基于大规模校验矩阵的ldpc译码器，其特征在于，其包括：中央控制器，调度整个ldpc译码器译码期间各模块之间的合作；变量节点存储器，用于存储变量节点信息；校验节点存储器，用于存储校验节点信息；更新算法计算单元，用于计算变量节点和校验节点更新；硬判决存储器，用于存储硬判决结果；提前终止迭代模块，判断硬判决结果是否满足译码停止条件，若是，则提前终止迭代译码并输出，若否，则继续进行译码迭代；其中：校验节点存储器中降低校验节点信号位宽，在不提高输出误码率fer和平均译码时间adc的前提下，以减少校验节点存储资源消耗；更新算法计算单元中移除更新算法变量节点更新外信息的fifo，提高更新算法计算单元中面积效率。2.根据权利要求1所述的基于大规模校验矩阵的ldpc译码器，其特征在于，校验节点存储器中，将校验节点信号位宽降低1比特。3.根据权利要求1所述的基于大规模校验矩阵的ldpc译码器，其特征在于，校验节点存储器中，将校验节点信号位宽从6比特降低到5比特。4.根据权利要求1所述的基于大规模校验矩阵的ldpc译码器，其特征在于，其工作流程包括：步骤1：读取变量节点存储器中变量节点信息；步骤2：读取校验节点存储器中对应变量节点的上一个相连校验节点的信息；步骤3：将读取的变量节点和校验节点的信息经过一个加法器完成后验信息的更新；步骤4：取后验信息符号位进行硬判决，判决成功则将提前结束迭代输出码字，否则跳转步骤1重新循环直至迭代结束。

技术总结
本发明公开了一种基于大规模校验矩阵的LDPC译码器；其包括中央控制器、变量节点存储器、校验节点存储器、更新算法计算单元、硬判决存储器和提前终止迭代模块；其中：校验节点存储器中降低校验节点信号位宽，更新算法计算单元中移除更新算法变量节点更新外信息的FIFO。本发明能在性能损失极小的情况下节省存储空间提高硬件资源利用率；同时移除了传统串行层译码算法(TDMP)译码器中暂存变量节点外信息的FIFO，减少了存储器的资源占用，提升了译码器的面积效率。器的面积效率。器的面积效率。


技术研发人员：陈赟 王吉民 杨家睿 张国杰
受保护的技术使用者：复旦大学
技术研发日：2023.05.08
技术公布日：2023/8/6