具有八晶体管的SRAM结构及其制造方法与流程

具有八晶体管的sram结构及其制造方法
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种具有八晶体管的sram结构及其制造方法。


背景技术：

2.静态随机存取存储器(static random-access memory，sram)是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器(dram)里面所储存的数据就需要周期性地更新。然而，当电力供应停止时，sram储存的数据还是会消失(被称为volatile memory)，这与在断电后还能储存资料的rom或闪存是不同的。
3.请参阅图1，现有技术提供一种具有八晶体管的sram结构，包括：
4.第一上升管pu1、第二上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg、第一、二字线和第一至三位线；
5.第一上升管pu1、第二上升管pu2为pmos，第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg为nmos；
6.第一上升管pu1、第二上升管pu2的源极均接电源电压，第一下拉管pd1、第二下拉管pd2、第三下拉管rppd的源极均接电源地；
7.第一上升管pu1的漏极与第一下拉管pd1的漏极连接，第二上升管pu2的漏极与第二下拉管pd2的漏极连接；
8.第一传输管pg1的漏极接第一位线bl，第一传输管pg1的栅极接第一字线wl，第一传输管pg1的源极分别与第一上升管pu1、第一下拉管pd1的漏极以及第二上升管pu2、第二下拉管pd2的栅极连接；
9.第二传输管pg2的漏极接第二位线blb，第二传输管pg2的栅极接第一字线wl，第二传输管pg2的源极分别与第二上升管pu2、第二下拉管pd2的漏极连接；
10.第三下拉管rppd的栅极分别与第二上升管pu2、第二下拉管pd2的漏极以及第一上升管pu1、第一下拉管pd1的栅极连接，第三下拉管rppd的漏极源第三传输管rppg的源极连接，第三传输管rppg的栅极与第二字线rpwl连接，第三传输管rppg的漏极与第三位线rpbl连接请参阅图2，本发明提供一种具有八晶体管的sram结构，包括：
11.第一上升管pu1、第二上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg、第一、二字线和第一至三位线；
12.第一上升管pu1、第二上升管pu2为pmos，第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg为nmos；
13.第一上升管pu1、第二上升管pu2的源极均接电源电压，第一下拉管pd1、第二下拉管pd2、第三下拉管rppd的源极均接电源地；
14.第一上升管pu1的漏极与第一下拉管pd1的漏极连接，第二上升管pu2的漏极与第二下拉管pd2的漏极连接；
15.第一传输管pg1的漏极接第一位线bl，第一传输管pg1的栅极接第一字线wl，第一传输管pg1的源极分别与第一上升管pu1、第一下拉管pd1的漏极以及第二上升管pu2、第二下拉管pd2的栅极连接；
16.第二传输管pg2的漏极接第二位线blb，第二传输管pg2的栅极接第一字线wl，第二传输管pg2的源极分别与第二上升管pu2、第二下拉管pd2的漏极连接；
17.第三下拉管rppd的栅极分别与第二上升管pu2、第二下拉管pd2的漏极以及第一上升管pu1、第一下拉管pd1的栅极连接，第三下拉管rppd的漏极源第三传输管rppg的源极连接，第三传输管rppg的栅极与第二字线rpwl连接，第三传输管rppg的漏极与第三位线rpbl连接
18.8晶体管sram是22nm技术节点的高介电常数(hk)产品中常用的存储设备,和常规8晶体管sram相比，多了第三下拉管rppd/第三传输管rppg两个晶体管，主要用于存储器读取(memory read)，但是8晶体管sram的读取能力仍需提高。
19.为解决上述问题，需要提出一种新型的具有八晶体管的sram结构及其制造方法。


技术实现要素：

20.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有八晶体管的sram结构及其制造方法，用于解决现有技术中8晶体管sram的读取能力仍需提高的问题。
21.为实现上述目的及其他相关目的，本发明提供一种具有八晶体管的sram结构，包括：
22.第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管、第一、二字线和第一至三位线；
23.所述第一上升管、第二上升管为pmos，第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管为nmos；
24.所述第一上升管、第二上升管的源极均接电源电压，第一下拉管、第二下拉管、第三下拉管的源极均接电源地；
25.所述第一上升管的漏极与第一下拉管的漏极连接，第二上升管的漏极与第二下拉管的漏极连接；
26.所述第一传输管的漏极接第一位线，第一传输管的栅极接第一字线，第一传输管的源极分别与第一上升管、第一下拉管的漏极以及第二上升管、第二下拉管的栅极连接；
27.所述第二传输管的漏极接第二位线，第二传输管的栅极接第一字线，第二传输管的源极分别与第二上升管、第二下拉管的漏极连接；
28.所述第三下拉管的栅极分别与第二上升管、第二下拉管的漏极以及第一上升管、第一下拉管的栅极连接，第三下拉管的漏极源第三传输管的源极连接，第三传输管的栅极与第二字线连接，第三传输管的漏极与第三位线连接；其中，
29.所述第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管包括源、漏区以及形成于源漏区间的第一金属栅；
30.所述第三下拉管、第三传输管包括源、漏区以及形成于源漏区间的第二金属栅，第二金属栅中至少包括一具有铁电性的高k介质层。
31.优选地，所述第一金属栅由形成于栅氧化层上的hfo层以及形成于hfo层上的氮化
钛层组成。
32.优选地，所述第二金属栅由形成于栅氧化层上的掺杂sio2的hfo层以及形成于hfo层上的氮化钛层组成。
33.优选地，所述第二金属栅中的hfo层掺杂3.7-4.4mol％的sio2。
34.优选地，所述掺杂sio2的hfo层的厚度为5至30纳米。
35.本发明还提供一种具有八晶体管的sram结构的制造方法，包括：
36.步骤一、提供衬底，在所述衬底上形成有sti以定义出第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管的有源区；
37.步骤二、分别在所述第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管的所述有源区上形成第一金属栅、在所述第三下拉管、第三传输管的所述有源区上形成第二金属栅，所述第二金属栅中至少包括一层具有铁电性的高k介质层；
38.步骤三、在所述第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管的所述有源区上形成源漏区。
39.优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。
40.优选地，步骤二中的所述第一金属栅由形成于栅氧化层上的hfo层以及形成于hfo层上的氮化钛层组成。
41.优选地，步骤二中的所述第二金属栅由形成于栅氧化层上的掺杂sio2的hfo层以及形成于hfo层上的氮化钛层组成。
42.优选地，步骤二中所述第二金属栅中的hfo层掺杂3.7-4.4mol％的sio2。
43.优选地，步骤二中所述掺杂sio2的hfo层的厚度为5至30纳米。
44.优选地，步骤二中利用原子层沉积的方法形成所述掺杂sio2的hfo层。
45.如上所述，本发明的具有八晶体管的sram结构及其制造方法，具有以下有益效果：
46.本发明施加不同脉冲电压，能够改变具有铁电性的高k介质层的极化方向，得到不同阈值电压下的第三下拉管和第三传输管，能够改善第三下拉管源漏电流与第三传输管源漏电流的比值，进而提高读取能力。
附图说明
47.图1显示为现有技术的八晶体管sram结构示意图；
48.图2显示为本发明的第三下拉管、第三传输管的结构剖视示意图；
49.图3显示为本发明的工艺流程示意图。
具体实施方式
50.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
51.请参阅图2，本发明提供一种具有八晶体管的sram结构，包括：
52.第一上升管pu1、第二上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg、第一、二字线和第一至三位线；
53.第一上升管pu1、第二上升管pu2为pmos，第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg为nmos；
54.第一上升管pu1、第二上升管pu2的源极均接电源电压，第一下拉管pd1、第二下拉管pd2、第三下拉管rppd的源极均接电源地；
55.第一上升管pu1的漏极与第一下拉管pd1的漏极连接，第二上升管pu2的漏极与第二下拉管pd2的漏极连接；
56.第一传输管pg1的漏极接第一位线bl，第一传输管pg1的栅极接第一字线wl，第一传输管pg1的源极分别与第一上升管pu1、第一下拉管pd1的漏极以及第二上升管pu2、第二下拉管pd2的栅极连接；
57.第二传输管pg2的漏极接第二位线blb，第二传输管pg2的栅极接第一字线wl，第二传输管pg2的源极分别与第二上升管pu2、第二下拉管pd2的漏极连接；
58.第三下拉管rppd的栅极分别与第二上升管pu2、第二下拉管pd2的漏极以及第一上升管pu1、第一下拉管pd1的栅极连接，第三下拉管rppd的漏极源第三传输管rppg的源极连接，第三传输管rppg的栅极与第二字线rpwl连接，第三传输管rppg的漏极与第三位线rpbl连接；其中，
59.第一上升管pu1、第二上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2包括源、漏区以及形成于源漏区间的第一金属栅；
60.在一种可选的实施方式中，第一金属栅由形成于栅氧化层104上的hfo层以及形成于hfo层上的氮化钛层组成。
61.第三下拉管rppd、第三传输管rppg包括源、漏区以及形成于源漏区间的第二金属栅，第二金属栅中至少包括一具有铁电性的高k介质层105。铁电性(ferroelectricity)是某些介电晶体所具有的性质。在一些电介质晶体中，晶胞的结构使正负电荷中心不重合而出现电偶极矩，产生不等于零的电极化强度，使晶体具有自发极化，且电偶极矩方向可以因外电场而改变，呈现出类似于铁磁体的特点，晶体的这种性质叫铁电性。例如si:hfo(掺杂二氧化硅的hfo)为一种具有铁电性的hk材料：其缺乏空间对称性，正负电荷中心不重合，能产生自发的电偶极矩；在外电场作用下可得到两个稳定的极化状态：极化向上和极化向下，两种极化状态在外电场去除之后也能稳定存在；si:hfo薄膜的极化方向决定晶体管的阈值电压，通过栅极极化状态完成对沟道电流的调制。
62.具体地，对第三下拉管rppd栅极施加一定时间的正脉冲电压，使具有铁电性的高k介质层105极化向下，减小第三下拉管rppd阈值电压，提升其漏电流；对第三传输管rppg栅极施加一定时间的负脉冲电压，使其具有铁电性的高k介质层105极化向上，提升其阈值电压，降低其漏电流，合理调节施加脉冲电压的时间，改善极化程度，从而实现灵活调节第三下拉管rppd源漏电流与第三传输管rppg源漏电流的比值，进而提高读取能力。
63.在一种可选的实施方式中，第二金属栅由形成于栅氧化层104上的掺杂sio2的hfo层以及形成于hfo层上的氮化钛层106组成。
64.在一种可选的实施方式中，第二金属栅中的hfo层掺杂3.7-4.4mol％的sio2。
65.在一种可选的实施方式中，掺杂sio2的hfo层的厚度为5至30纳米。
66.请参阅图3，本发明还提供一种具有八晶体管的sram结构的制造方法，包括：
67.步骤一、提供衬底101，在衬底101上形成有sti102以定义出第一上升管pu1、第二
上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg的有源区103；
68.在一种可选的实施方式中，步骤一中的衬底101包括块状半导体衬底101或绝缘体上硅(soi)衬底101。soi衬底101包括位于作为soi衬底101的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，gaas、alas、inas、gan、aln等)或其合金(例如，gaxal1-xas、gaxal1-xn、inxga1-xas等)、氧化物半导体(例如，zno、sno2、tio2、ga2o3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底101包括多层衬底101、梯度衬底101或混合取向衬底101。
69.步骤二、分别在第一上升管pu1、第二上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2的有源区103上形成第一金属栅、在第三下拉管rppd、第三传输管rppg的有源区103上形成第二金属栅，第二金属栅中至少包括一层具有铁电性的高k介质层105；第一、二金属栅可通过淀积、光刻、刻蚀来形成；铁电性(ferroelectricity)是某些介电晶体所具有的性质。在一些电介质晶体中，晶胞的结构使正负电荷中心不重合而出现电偶极矩，产生不等于零的电极化强度，使晶体具有自发极化，且电偶极矩方向可以因外电场而改变，呈现出类似于铁磁体的特点，晶体的这种性质叫铁电性。例如si:hfo(掺杂二氧化硅的hfo)为一种具有铁电性的hk材料：其缺乏空间对称性，正负电荷中心不重合，能产生自发的电偶极矩；在外电场作用下可得到两个稳定的极化状态：极化向上和极化向下，两种极化状态在外电场去除之后也能稳定存在；si:hfo薄膜的极化方向决定晶体管的阈值电压，通过栅极极化状态完成对沟道电流的调制。
70.具体地，对第三下拉管rppd栅极施加一定时间的正脉冲电压，使具有铁电性的高k介质层105极化向下，减小第三下拉管rppd阈值电压，提升其漏电流；对第三传输管rppg栅极施加一定时间的负脉冲电压，使其具有铁电性的高k介质层105极化向上，提升其阈值电压，降低其漏电流，合理调节施加脉冲电压的时间，改善极化程度，从而实现灵活调节第三下拉管rppd源漏电流与第三传输管rppg源漏电流的比值，进而提高读取能力。
71.在一种可选的实施方式中，步骤二中的第一金属栅由形成于栅氧化层104上的hfo层以及形成于hfo层上的氮化钛层组成，通常栅氧化层104可通过热氧化等方式形成，氮化钛层可通过溅射的方法形成。
72.在一种可选的实施方式中，步骤二中的第二金属栅由形成于栅氧化层104上的掺杂sio2的hfo层以及形成于hfo层上的氮化钛层106组成。
73.在一种可选的实施方式中，步骤二中第二金属栅中的hfo层掺杂3.7-4.4mol％的sio2。
74.在一种可选的实施方式中，步骤二中掺杂sio2的hfo层的厚度为5至30纳米。
75.在一种可选的实施方式中，步骤二中利用原子层沉积的方法形成掺杂sio2的hfo层。
76.步骤三、在第一上升管pu1、第二上升管pu2、第一传输管pg1、第二传输管pg2、第一下拉管pd1、第二下拉管pd2、第三下拉管rppd、第三传输管rppg的有源区103上形成源漏区，即根据各晶体管的类型，在第一或金属栅两侧上的有源区103上通过离子注入形成源漏区。
77.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，
遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
78.综上所述，本发明施加不同脉冲电压，能够改变具有铁电性的高k介质层的极化方向，得到不同阈值电压下的第三下拉管和第三传输管，能够改善第三下拉管源漏电流与第三传输管源漏电流的比值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
79.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种具有八晶体管的sram结构，其特征在于，包括：第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管、第一、二字线和第一至三位线；所述第一上升管、第二上升管为pmos，第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管为nmos；所述第一上升管、第二上升管的源极均接电源电压，第一下拉管、第二下拉管、第三下拉管的源极均接电源地；所述第一上升管的漏极与第一下拉管的漏极连接，第二上升管的漏极与第二下拉管的漏极连接；所述第一传输管的漏极接第一位线，第一传输管的栅极接第一字线，第一传输管的源极分别与第一上升管、第一下拉管的漏极以及第二上升管、第二下拉管的栅极连接；所述第二传输管的漏极接第二位线，第二传输管的栅极接第一字线，第二传输管的源极分别与第二上升管、第二下拉管的漏极连接；所述第三下拉管的栅极分别与第二上升管、第二下拉管的漏极以及第一上升管、第一下拉管的栅极连接，第三下拉管的漏极源第三传输管的源极连接，第三传输管的栅极与第二字线连接，第三传输管的漏极与第三位线连接；其中，所述第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管包括源、漏区以及形成于源漏区间的第一金属栅；所述第三下拉管、第三传输管包括源、漏区以及形成于源漏区间的第二金属栅，第二金属栅中至少包括一具有铁电性的高k介质层。2.根据权利要求1所述的具有八晶体管的sram结构，其特征在于：所述第一金属栅由形成于栅氧化层上的hfo层以及形成于hfo层上的氮化钛层组成。3.根据权利要求1所述的具有八晶体管的sram结构，其特征在于：所述第二金属栅由形成于栅氧化层上的掺杂sio2的hfo层以及形成于hfo层上的氮化钛层组成。4.根据权利要求3所述的具有八晶体管的sram结构，其特征在于：所述第二金属栅中的hfo层掺杂3.7-4.4mol％的sio2。5.根据权利要求3所述的具有八晶体管的sram结构，其特征在于：所述掺杂sio2的hfo层的厚度为5至30纳米。6.根据权利要求1至5任一项所述的具有八晶体管的sram结构的制造方法，其特征在于，至少包括：步骤一、提供衬底，在所述衬底上形成有sti以定义出第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管的有源区；步骤二、分别在所述第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管的所述有源区上形成第一金属栅、在所述第三下拉管、第三传输管的所述有源区上形成第二金属栅，所述第二金属栅中至少包括一层具有铁电性的高k介质层；步骤三、在所述第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管的所述有源区上形成源漏区。7.根据权利要求6所述的具有八晶体管的sram结构的制造方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。
8.根据权利要求6所述的具有八晶体管的sram结构的制造方法，其特征在于：步骤二中的所述第一金属栅由形成于栅氧化层上的hfo层以及形成于hfo层上的氮化钛层组成。9.根据权利要求6所述的具有八晶体管的sram结构的制造方法，其特征在于：步骤二中的所述第二金属栅由形成于栅氧化层上的掺杂sio2的hfo层以及形成于hfo层上的氮化钛层组成。10.根据权利要求9所述的具有八晶体管的sram结构的制造方法，其特征在于：步骤二中所述第二金属栅中的hfo层掺杂3.7-4.4mol％的sio2。11.根据权利要求9所述的具有八晶体管的sram结构的制造方法，其特征在于：步骤二中所述掺杂sio2的hfo层的厚度为5至30纳米。12.根据权利要求9所述的具有八晶体管的sram结构的制造方法，其特征在于：步骤二中利用原子层沉积的方法形成所述掺杂sio2的hfo层。

技术总结
本发明提供一种具有八晶体管的SRAM结构的制造方法，提供衬底，在衬底上形成有STI以定义出第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管的有源区；分别在第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管的有源区上形成第一金属栅、在第三下拉管、第三传输管的有源区上形成第二金属栅，第二金属栅中至少包括一层具有铁电性的高K介质层；在第一上升管、第二上升管、第一传输管、第二传输管、第一下拉管、第二下拉管、第三下拉管、第三传输管的有源区上形成源漏区。本发明能够改善第三下拉管源漏电流与第三传输管源漏电流的比值。管源漏电流的比值。管源漏电流的比值。


技术研发人员：吴华峰
受保护的技术使用者：上海华力集成电路制造有限公司
技术研发日：2023.04.13
技术公布日：2023/8/5