一种高速低精度高能效逐次逼近型模数转换器

1.本发明属于集成电路技术领域，具体涉及逐次逼近型模数转换器。


背景技术：

2.模数转换器的历史悠久，并随着通信技术的演变不断发展迭代，其性能水平也越来越高。在5g通信的这一应用场景下，对于模数转换器，高带宽是第一需求，因此，怎么尽可能的提高单通道的带宽成为目前主流的研究方向。
3.传统的sar adc包括子数模转换器、比较器和sar控制逻辑。比较器根据子数模转换器的输出量化码字，比较器输出码字由sar逻辑处理，再反过来将控制信号反馈给子数模转换器。组成的负反馈循环进行二分搜索以得到正确的数字码字使得最后子数模转换器的输出的残差电平小于1lsb。子数模转换器通常由二进制或非二进制加权电容组成，也可用作输入采样电容。除了比较器以外，其余模块仅消耗动态功耗，甚至一些设计采用动态比较器，不存在静态功耗，因此该架构具有非常高的能耗效率。逐次逼近型模数转换器结构的一个缺点是需要多个时钟周期来生成输出，这使得逐次逼近型架构过去多采用中低速采样。但随着工艺的不断进步，使逐次逼近型模数转换器现在也成为高速应用的可行选择。由于逐次逼近型模数转换器的数字电路占比高，因此其不存在其他结构存在的扩展问题。随着时钟交织技术的不断成熟，单通道中高速sar的研究在近年也比较热门。
4.有众多方法可以提高逐次逼近型模数转换器的速度：采用异步架构，加快sar控制逻辑的速度；时钟交织技术，通过增加通道数来提高采样速率，但需考虑通道之间的失配；半同步技术，通过将逻辑时间从每个比较周期中剔除，与比较器和cdac的建立同步进行，从而提高速度，但是却需要高速的外部时钟信号驱动和状态机来切换控制信号；多bit/cycle技术，在一个周期内采样多位来提高速度，但会引起更高的比较器功耗和比较器失调；循环展开技术，采用多个比较器展开延迟环路，从而进一步提高转换速度；粗细架构同时采用粗调sar和微调sar，可降低msb建立要求，并利用快速的粗调sar提高转换速度，但应考虑粗调和微调sar之间的失配。


技术实现要素：

5.本发明的目的在于提出一种高速、低精度、高能效的逐次逼近型模数转换器。
6.本发明提供的高速低精度高能效逐次逼近型模数转换器，其结构参见图1所示，包括：一个sar控制逻辑101、两个子数模转换器(dac)102、一个比较器103、两个采样保持电路104；采样保持电路在采样阶段采样输入信号，在采样结束后保持采样结束时刻的值，比较器将采样到的模拟信号与子数模转换器提供的参考电压进行比较，根据比较器的输出结果和sar控制逻辑，调节子数模转换器产生的参考电压。
7.所述两个采样保持电路104，分别用于对两路输入信号进行采样并保持；在采样阶段，采样保持电路通过电容对输入信号进行采样；在保持阶段，采样保持电路通过电容放电，维持最后采样时刻所采样到的信号大小；两路采样保持电路104对输出送入比较器103
中。
8.采样保持电路104，主要由栅压自举开关和采样电容构成，其中栅压自举开关的结构参见图10所示。
9.具体地，所述采样保持电路104由晶体管m12-m21和电容cb经电路连接组成；其中，晶体管m12用作采样开关管，晶体管m13-m21用于调节晶体管m12的栅极电压。
10.当ck信号为0时，ckn信号置1，此时晶体管m14管导通，晶体管m15-m16组成的反相器将晶体管m19管的栅极电压拉高，晶体管m19管关断；晶体管m20-m21均导通，使晶体管m12-m13，晶体管m17-m18的栅极电压gate被拉低，晶体管m17管导通，晶体管m18和晶体管m12-m13关断；此时晶体管m14、晶体管m17和电容cb构成一条给电容cb充电的回路，将电源电压vdd存储在电容cb中。
11.当ck信号为1时，ckn信号置0，此时晶体管m14关断，晶体管m15-m16构成的反相器将晶体管m19管栅压拉低，晶体管m19管导通；晶体管m20-m21均关断，此时晶体管m12-m13导通，并且cb底极板的电压被抬高至vin，cb上的电荷保持不变，使cb的顶级板电压被拉高至vin+vdd，最后通过晶体管m19管将gate电压拉高到vin+vdd。因此栅压自举电路可以使得晶体管m12的栅源电压变为vdd，与输入无关，从而提高开关管m12的导通电阻，也提高采样所得到信号的线性度。
12.所述比较器103，用于将从两个采样保持电路104输入信号vip和vin进行大小比较。
13.所述比较器103的结构参见图9所示，由输入管m2和m3，尾电流管m1，四个复位管m8-m11，一队首尾相连的反相器m4-m7电路连接构成，首尾相连的反相器可以形成正反馈，加快比较结果的产生。
14.当ck＝0时，m8-m11导通，将m2-m3的漏极拉高至vdd，m1关断，因此m2-m7也关断；当ck＝1时，m8-m11关断，m1导通。如果vip大于vin，则m2管电流大于m3电流，因此m2的漏极电压下降更快，m4比m5更快导通，使得vn比vp电压下降更快，从而pmos管m7更快导通，逐渐将vp电压上拉，由于m4-m7形成了正反馈锁存器，使得最后vp电压被拉高到vdd，vn电压被拉低到gnd，比较完成；如果vip小于vin，则结果相反。
15.所述两个子数模转换器102，在比较器103每次比较结束后，根据比较结果控制子数模转换器中的开关，完成两个输入电压的逐次逼近。
16.所述子数模转换器102，其结构如图6所示，采用顶级板采样，同一位的电容被拆分为两个大小相同的电容，在初始采样阶段，它们的底极板分别连接到vrp和vrn，等效于同一个电容低级板连接vcm参考电压，后续则由cdac控制电路根据比较结果，控制开关的翻转。通过电容拆分的结构，保证了p路和n路的互补结果，同时避免使用vcm参考电压，有利于高速设计。
17.所述子数模转换器102，其结构如图6所示，采用顶极板采样，与底极板采样相比，可以在完成第一次采样后就直接比较结果，对应的电容阵列的单位电容数减半，有利于高速设计。其中的电容阵列采用了电容拆分结构，每个电容都被拆分为了大小相等的两个子电容，子电容的顶极板相连。当处于采样阶段时，φs置1，输入信号通过栅压自举开关被采样到比较器的输入端，所有的cna的底极板与vrp相连，所有的cnb的底极板与vrn相连。当φs置0后，处于信号转换阶段时，如果比较器的第1次比较结果为正，则正电容阵列中cna的电
容底极板由vrp放电至vrn，负电容阵列中的cnb底极板由vrn充电至vrp，其余电容开关不切换，后续开关切换规律同理类推。采用这种结构，在电容切换过程中，共模电平始终稳定，又可以避免使用vcm参考电压，有助于提高速度。
18.所述子数模转换器102中，电容阵列的匹配以及控制走线的寄生对于逐次逼近型模数转换器的性能也有较大的影响，本发明采用一种高面积效率的单层梳妆结构的单位电容，如图7所示该单位电容通过金属走线中的寄生形成，通过调节顶级版和底极板之间的间距δ，可以对电容大小进行调整。相较于传统自定制单位电容，此电容结构可以有效减小电容面积。
19.4bit子数模转换器102中的电容阵列的版图排布方式，参见图8所示，所有单位电容的顶级板直接相连到比较器输入，电容大小呈二进制排列，由于电容采用拆分结构，同一位的电容所拆分出的两个电容对称分布在两端，一个底极板接vrp，一个底极板接vrn。为了实现更好的匹配和对称，还引入了dummy电容。更高位数的电容阵列的版图排布方式，以此类推，增加电容数量即可。
20.所述sar控制逻辑101，根据比较器输出的结果，通过数字逻辑电路产生子dac的控制信号，并产生模数转换器的数字输出。
21.所述sar控制逻辑101，其结构参见图2所示，由子数模转换器控制电路202、移位寄存器201和延迟单元203电路连接组成。比较器103的输出结果cmp_p和cmp_n经过异或门形成cmp_rdy信号，比较器每完成一次比较，cmp_rdy信号就置1；比较器每复位一入到移位寄存器中，产生cdac控制电路的时钟信号ck。比较器103的输出和ck又会输入到cdac控制电路中，产生子数模转换器的开关控制信号。cmp_p和cmp_n经过异或门和延迟单元后，产生比较器的时钟信号ckc。
22.sar控制逻辑电路101中，移位寄存器201的结构如图3所示。子数模转换器控制电路202采用新型结构，其原理图如图5所示，两个与非门连接形成sr锁存器501，时钟控制信号ck经过或非门产生使能信号enable signal，比较器的输出结果和使能信号经过一个与非门后被锁存，然后输入到后面的组合逻辑电路中，从而产生子数模转换器的开关控制信号；延迟单元203采用常规延迟单元结构。
23.传统的同步逐次逼近型模数转换器中，每位循环量化周期可以分成比较器时间，逻辑延迟时间以及dac的建立时间，通常需要分配一半以上的比较周期来完成比较，因而速度较慢。为了解决同步逐次逼近型模数转换器速度较慢的问题，通常可以采用异步逐次逼近型模数转换器架构，如图2所示，将比较器的输出结果经过移位寄存器处理后作为驱动比较器的时钟，当比较器完成此次量化以后，留出一定的延迟时间用于逻辑以及cdac的建立，然后马上驱动下一次比较。移位寄存器201的原理图如图3所示，将电源电压作为d触发器输入，比较器的输出结果的异或值cmp_rdy作为d触发器的时钟信号，逐次传递高电平。每完成一次比较，移位寄存器的值右移一位，从而形成控制子数模转换器102中电容翻转的时钟信号。
24.在典型的异步逐次逼近型模数转换器中，子数模转换器的控制电路202主要由d触发器和组合逻辑电路构成。传统的子数模转换器的控制电路202的原理图如图4所示，移位寄存器201的结果作为d触发器的时钟，比较器的输出结果作为d触发器的输入，d触发器所形成的结果经过组合逻辑电路后，形成控制子数模转换器中电容驱动开关的信号。为了避
免输入到组合逻辑的信号的竞争冒险，需要加入延迟单元203。
25.为了加快逐次逼近型模数转换器的速度，可以进一步缩短关键路径，本发明采用如图5所示的子数模转换器的控制电路202。d触发器被rs锁存器取代，而组合逻辑部分则与之前的相同。在移位寄存器输出置1之前，rs锁存器的使能信号始终置1，比较器输出可以在产生后立即被锁存。因此子数模转换器控制电路不再需要延迟单元，缩短了关键路径，加快了sar控制逻辑的速度。
26.本发明设计的逐次逼近型模数转换器采用异步架构，具有如下特点和优势：
27.(1)采用sar异步控制逻辑，一次比较完成后可以快速驱动下一次比较，有效提高了逐次逼近型数模转换器的速度；
28.(2)采用新型的子数模转换器控制电路，缩短了关键路径，有效提升了逐次逼近型数模转换器的速度；
29.(3)采用顶级板采样，拆分式电容阵列，电容数量减半，同时避免了使用共模电压vcm，提高了速度，降低了功耗；
30.(4)采用自定制单位电容，有效减小了面积，降低了功耗。
附图说明
31.图1为逐次逼近型模数转换器示意图。
32.图2为sar异步控制逻辑典型结构图。
33.图3为移位寄存器原理图。
34.图4为传统的子数模转换器控制电路。
35.图5为本发明采用的子数模转换器控制电路。
36.图6为子数模转换器原理图。
37.图7为单位电容示意图。
38.图8为4bit电容阵列的版图布局示意图。
39.图9为比较器原理图。
40.图10为栅压自举开关原理图。
41.图中标号：101为sar控制逻辑电路，102为子数模转换器电路，103为比较器，104为采样保持电路；201为sar控制逻辑电路中的移位寄存器，202为sar控制逻辑电路中的cdac控制电路，203为sar控制逻辑电路中的延迟单元；501为与非门构成的sr锁存器。
具体实施方式
42.下面对本发明中提出的一种高速低精度逐次逼近型模数转换器进行说明，此实施方式仅用以说明本发明的形成与使用，并非用以限定本发明。
43.本发明提供的逐次逼近型模数转换器，性能指标为800ms/s采样率，6-bit分辨率。该模数转换器的采样时钟占空比为25％，25％的时钟周期用于采样，另外75％的时钟周期用于进行逐次比较完成模数转换。在本实例中所设计的自定制单位电容大小为1ff，此时单位电容中的顶级板与底极板之间的间距δ为0.9μm，梳状结构的宽度w为100nm，电容长度l为4.2μm，梳状结构的间距d为60nm。
44.本发明的内容及优点虽然已详细揭示如上，然而必须说明的是，本发明的范围并
不受限于说明书中所描述的方法及步骤等特定实施例，在不脱离本发明的精神和范围内，任何本领域普通技术人员皆可根据本发明所揭示的内容做出变形和修改，这些也应视为本发明的保护范围。

技术特征：
1.一种高速低精度高能效逐次逼近型模数转换器，其特征在于，包括：一个sar控制逻辑(101)、两个子数模转换器(102)、一个比较器(103)、两个采样保持电路(104)；采样保持电路在采样阶段采样输入信号，在采样结束后保持采样结束时刻的值，比较器将采样到的模拟信号与子数模转换器提供的参考电压进行比较，根据比较器的输出结果和sar控制逻辑，调节子数模转换器产生的参考电压；其中：所述两个采样保持电路(104)，分别用于对两路输入信号进行采样并保持；在采样阶段，采样保持电路通过电容对输入信号进行采样；在保持阶段，采样保持电路通过电容放电，维持最后采样时刻所采样到的信号大小；两路采样保持电路(104)对输出送入比较器(103)中；所述采样保持电路(104)由栅压自举开关和采样电容构成；所述比较器(103)，用于将从两个采样保持电路(104)输入对信号vip和vin进行大小比较；所述两个子数模转换器(102)，在比较器(103)每次比较结束后，根据比较结果控制子数模转换器(102)中的开关，完成两个输入电压的逐次逼近；所述子数模转换器(102)，采用顶级板采样，同一位的电容被拆分为两个大小相同的电容，在初始采样阶段，它们的底极板分别连接到vrp和vrn，等效于同一个电容低级板连接vcm参考电压，后续则由cdac控制电路根据比较结果，控制开关的翻转；通过电容拆分的结构，保证p路和n路的互补结果，同时避免使用vcm参考电压；所述sar控制逻辑(101)，根据比较器输出的结果，通过数字逻辑电路产生子数模转换器(102)的控制信号，并产生模数转换器的数字输出；所述sar控制逻辑(101)由子数模转换器控制电路(202)、移位寄存器(201)和延迟单元(203)电路连接组成；比较器(103)的输出结果cmp_p和cmp_n经过异或门形成cmp_rdy信号，比较器(103)每完成一次比较，cmp_rdy信号就置1；比较器每复位一次，cmp_rdy信号就置0，所形成的cmp_rdy信号作为移位寄存器(201)的控制时钟，输入到移位寄存器(201)中，产生cdac控制电路的时钟信号ck；比较器(103)的输出和ck又输入到cdac控制电路中，产生子数模转换器的开关控制信号；cmp_p和cmp_n经过异或门和延迟单元后，产生比较器的时钟信号ckc。2.根据权利要求1所述的次逼近型模数转换器，其特征在于，所述采样保持电路(104)由晶体管m12-m21和电容cb经电路连接组成；其中，晶体管m12用作采样开关管，晶体管m13-m21用于调节晶体管m12的栅极电压；当ck信号为0时，ckn信号置1，此时晶体管m14管导通，晶体管m15-m16组成的反相器将晶体管m19的栅极电压拉高，晶体管m19管关断；晶体管m20-m21均导通，使晶体管m12-m13，晶体管m17-m18的栅极电压gate被拉低，晶体管m17管导通，晶体管m18和晶体管m12-m13关断；此时晶体管m14、晶体管m17和电容cb构成一条给电容cb充电的回路，将电源电压vdd存储在电容cb中；当ck信号为1时，ckn信号置0，此时晶体管m14关断，晶体管m15-m16构成的反相器将晶体管m19栅压拉低，晶体管m19管导通；晶体管m20-m21均关断，此时晶体管m12-m13导通，并且电容cb底极板的电压被抬高至vin，cb上的电荷保持不变，使cb的顶级板电压被拉高至vin+vdd，最后通过晶体管m19管将gate电压拉高到vin+vdd。
3.根据权利要求1所述的次逼近型模数转换器，其特征在于，所述比较器(103)由输入管m2和m3、尾电流管m1、四个复位管m8-m11、一队首尾相连的反相器m4-m7电路连接构成，首尾相连的反相器可以形成正反馈，加快比较结果的产生；其中：当ck＝0时，复位管m8-m11导通，将输入管m2-m3的漏极拉高至vdd，尾电流管m1关断，因此m2-m7也关断；当ck＝1时，复位管m8-m11关断，尾电流管m1导通；如果vip大于vin，则输入管m2电流大于输入管m3电流，输入管m2的漏极电压下降更快，反相器m4比m5更快导通，使得vn比vp电压下降更快，从而pmos管m7更快导通，逐渐将vp电压上拉，由于反相器m4-m7形成正反馈锁存器，使得最后vp电压被拉高到vdd，vn电压被拉低到gnd，比较完成；如果vip小于vin，则结果相反。4.根据权利要求1所述的次逼近型模数转换器，其特征在于，所述子数模转换器(102)中的电容阵列的匹配以及控制走线的寄生对于逐次逼近型模数转换器的性能有较大的影响，具体采用高面积效率的单层梳妆结构的单位电容，该单位电容通过金属走线中的寄生形成，通过调节顶级版和底极板之间的间距δ，对电容大小进行调整；对于4bit电容阵列的版图排布方式为：所有单位电容的顶级板直接相连到比较器输入，电容大小呈二进制排列，由于电容采用拆分结构，同一位的电容所拆分出的两个电容对称分布在两端，一个底极板接vrp，一个底极板接vrn；为了实现更好的匹配和对称，还引入dummy电容；更高位数的电容阵列的版图排布方式，以此类推，增加电容数量即可。5.根据权利要求1所述的次逼近型模数转换器，其特征在于，所述sar控制逻辑(101)中的子数模转换器控制电路(202)采用由两个与非门连接形成的sr锁存器(501)和组合逻辑构成，时钟控制信号ck经过或非门产生使能信号enable signal，比较器的输出结果和使能信号经过一个与非门后被锁存，然后输入到后面的组合逻辑电路中，从而产生子数模转换器的开关控制信号；在移位寄存器(201)输出置1之前，rs锁存器的使能信号始终置1，比较器输出在产生后立即被锁存。

技术总结
本发明属于集成电路技术领域，具体为一种高速低精度高能效逐次逼近型模数转换器。本发明逐次逼近型模数转换器包括采样保持电路、比较器、子数模转换器和SAR控制逻辑；采样保持电路在采样阶段采样输入信号，在采样结束后保持采样结束时刻的值，比较器将采样到的模拟信号与子数模转换器提供的参考电压进行比较，根据比较器的输出结果和SAR控制逻辑，调节子数模转换器产生的参考电压。本发明逐次逼近型模数转换器采用异步架构，通过缩短关键路径加快速度；子数模转换器采用顶级板采样的拆分式电容阵列，电容采用全定制式单位电容，电容数量减半，电容阵列面积减小，有效提高逐次逼近型数模转换器的速度，降低逐次逼近型模数转换器的功耗。功耗。功耗。


技术研发人员：任俊彦 张雨萱 兰景超 叶凡 李宁
受保护的技术使用者：复旦大学
技术研发日：2023.05.19
技术公布日：2023/8/9