三维存储器元件及其形成方法与流程

1.本发明是有关于一种半导体元件及其形成方法，且特别是有关于一种三维and快闪存储器元件及其形成方法。


背景技术：

2.非易失性存储器(例如快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和其他电子设备所广泛采用的一种存储器。
3.目前业界较常使用的三维快闪存储器包括或非门(nor)快闪存储器以及与非门(nand)快闪存储器。此外，另一种三维快闪存储器为与门(and)快闪存储器，其可应用在多维度的快闪存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维快闪存储器的发展已逐渐成为目前的趋势。


技术实现要素：

4.本发明提供一种三维存储器元件，其利用势垒结构完全包围栅极层的所有表面，以防止氟逸气问题发生，进而提升元件的可靠度。
5.本发明提供一种三维存储器元件包括：基底、堆叠结构以及多个势垒结构。堆叠结构配置在基底上。堆叠结构包括交替堆叠的多个介电层与多个栅极层。多个势垒结构分别包围多个栅极层的表面。每一个势垒结构包括：第一势垒层与第二势垒层。第一势垒层连续覆盖在相应的栅极层的顶面、底面以及第一侧壁上。第二势垒层覆盖在相应的栅极层的相对于第一侧壁的第二侧壁上，且与第一势垒层连接。第二势垒层的厚度大于第一势垒层的厚度。
6.在本发明的一实施例中，上述的基底包括阵列区，且阵列区包括通道柱区与狭缝区。
7.在本发明的一实施例中，上述的三维存储器元件，还包括：多个垂直通道柱，贯穿堆叠结构且配置在通道柱区上且与第一侧壁相邻；以及狭缝填充结构，贯穿堆叠结构且配置在狭缝区上，且与第二侧壁相邻，其中第二势垒层物理分隔狭缝填充结构与相应的栅极层。
8.在本发明的一实施例中，上述的狭缝填充结构包括：氧化物层，覆盖在堆叠结构的侧壁上；导体层，配置在氧化物层上；以及第三势垒层，配置在氧化物层与导体层之间。
9.在本发明的一实施例中，上述的多个栅极层的宽度小于多个介电层的宽度，第二侧壁与相邻的介电层共同形成凹槽，氧化物层部分延伸至凹槽中并与第二势垒层相连接。
10.在本发明的一实施例中，上述的三维存储器元件，还包括：缓冲层，共形地延伸在多个介电层与多个栅极层之间以及多个垂直通道柱与多个栅极层之间。
11.在本发明的一实施例中，上述的第二势垒层覆盖第二侧壁与相邻的缓冲层的一部分，第二势垒层与缓冲层共同形成凹口，凹口具有第一垂直深度与第二垂直深度，第一垂直深度大于第二垂直深度。
12.在本发明的一实施例中，上述的第一势垒层配置在缓冲层与相应的栅极层之间。
13.在本发明的一实施例中，每一个势垒结构完全包围相应的栅极层的所有表面。
14.在本发明的一实施例中，上述的三维存储器元件包括三维与门(and)快闪存储器、三维与非门(nand)快闪存储器、三维或非门(nor)快闪存储器或其组合。
15.本发明提供一种三维存储器元件的形成方法，包括：提供具有第一区与第二区的基底；在基底上形成包括有交替堆叠的多个介电层与多个牺牲层的堆叠结构；在第二区的堆叠结构中形成狭缝；通过狭缝进行第一蚀刻工艺，移除多个牺牲层以在多个介电层之间形成多个间隙；在多个间隙中形成多个栅极层与多个第一势垒层，其中多个第一势垒层环绕多个栅极层的部分表面且暴露出多个栅极层的侧壁；以及形成多个第二势垒层，以覆盖多个栅极层的侧壁，其中多个第二势垒层分别与多个第一势垒层连接以形成多个势垒结构。
16.在本发明的一实施例中，在形成多个第二势垒层之后，上述的方法还包括：在狭缝中形成狭缝填充结构。
17.在本发明的一实施例中，在形成狭缝之前，上述的方法还包括：在第一区的堆叠结构中形成多个垂直通道柱。
18.在本发明的一实施例中，在多个间隙中形成多个栅极层与多个第一势垒层的步骤包括：形成第一势垒材料层与导体材料层以填入多个间隙中；以及进行第二蚀刻工艺，移除多个介电层的侧壁上的第一势垒材料层与导体材料层，以在多个间隙中形成多个栅极层与多个第一势垒层。
19.在本发明的一实施例中，上述的第一势垒材料层的材料可包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。
20.在本发明的一实施例中，在进行上述的第二蚀刻工艺之后，多个栅极层的侧壁内凹于多个介电层的侧壁，以形成多个凹槽。
21.在本发明的一实施例中，形成多个第二势垒层的步骤包括：形成第二势垒材料层，以共形覆盖多个介电层的侧壁与多个凹槽的表面；以及进行第三蚀刻工艺，移除多个介电层的侧壁上的第二势垒材料层，以在多个凹槽中形成多个第二势垒层，其中每一个第二势垒层形成为c字型结构。
22.在本发明的一实施例中，上述的第一势垒材料层与第二势垒材料层具有相同材料。
23.基于上述，本发明利用额外的势垒层覆盖栅极层的侧壁，并与环绕栅极层的势垒层连接，进而形成完全包围栅极层的所有表面的势垒结构。因此，本发明的势垒结构可有效地防止氟逸气问题发生，进而提升三维存储器元件的可靠度。此外，本发明的势垒结构的形成步骤相容于现行的三维存储器元件的工艺中，进而可应用在各种三维存储器元件中。
附图说明
24.图1a是依照本发明一实施例的一种三维存储器元件的剖面示意图。
25.图1b是图1a的平面示意图。
26.图2a、图3a以及图4a绘示出依照本发明各种实施例的垂直通道柱的剖面示意图。
27.图2b、图3b以及图4b分别是图2a、图3a以及图4a的平面示意图。
28.图5至图11是依照本发明一实施例的一种三维存储器元件的制造流程的剖面示意图。
29.图12a与图12b以及图12c分别是依照本发明一实施例的一种三维与门(and)快闪存储器的立体示意图、平面示意图以及电路示意图。
30.图13是依照本发明替代实施例的一种三维存储器元件的剖面示意图。
31.附图标记说明
32.1：三维与门(and)快闪存储器
33.10：区域
34.14：间隙
35.15：狭缝
36.24：凹槽
37.26：凹口
38.100：基底
39.102：停止层
40.110、210：堆叠结构
41.112：介电层
42.114：牺牲层
43.115：开口
44.116：顶盖层
45.120：缓冲层
46.122、142：势垒材料层
47.124：导体材料层
48.130、130a、130b、130c：垂直通道柱
49.132：电荷存储结构
50.133：第一源极/漏极柱
51.134：通道层
52.135：第二源极/漏极柱
53.136：介电材料
54.150、150a、150b：存储单元
55.152、162、172：势垒层
56.154：栅极层
57.160：势垒结构
58.170：氧化物层
59.174：导体层
60.175：狭缝填充结构
61.234：通道结构
62.234a：衬层
63.234b：插塞
64.236：介电柱
65.334：通道柱
66.bl、bln、bln+1：位线
67.d：漏极
68.d1、d2：距离
69.e1：第一电路径
70.e2：第二电路径
71.g：栅极
72.s：源极
73.sl、sln、sln+1：源极线
74.wl、wlm、wlm+1：字线
75.r：阵列区
76.r1：第一区
77.r2：第二区
78.t1、t2：厚度
具体实施方式
79.参照本实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。
80.图1a是依照本发明一实施例的一种三维存储器元件的剖面示意图。图1b是图1a的平面示意图。
81.请参照图1a与图1b，本发明实施例的三维存储器元件可包括基底100、停止层102、堆叠结构110、顶盖层116以及垂直通道柱130。在一些实施例中，基底100例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(semiconductor over insulator，soi)。半导体例如是iva族的原子，例如硅或锗。半导体化合物例如是iva族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是iiia族原子与va族原子所形成的半导体化合物，例如是砷化镓。在本实施例中，基底100可为介电基底。介电基底可包括形成在硅基板上的介电层，例如是氧化硅层。也就是说，基底100的下方可具有周边电路。另外，基底100可包括阵列区r，阵列区r可包括第一区r1与第二区r2。在一实施例中，第一区r1可以是通道柱区，而第二区r2可以是狭缝(slit)区。也就是说，邻近通道柱区r1处可具有一或多个狭缝(slit)，如图1b所示。
82.停止层102可形成在基底100上。在一实施例中，停止层102的材料包括导体材料，例如是多晶硅、iii-v族化合物半导体或其组合。当该三维存储器元件为三维与非门(nand)快闪存储器的实施例时，此停止层102可用以当作源极线(source line)。当该三维存储器元件为三维或非门(nor)快闪存储器的实施例时，此停止层102可用以当作虚拟字线(dummy word line)。虽然图1a所绘示的停止层102为单层结构，但本发明不以此为限。在替代实施例中，停止层102亦可以是多层结构。此多层结构可包括交替堆叠的多个介电层(例如氧化硅层)与多个导体层(例如多晶硅层)。
83.堆叠结构110可形成在停止层102上，以使停止层102配置在基底100与堆叠结构
110之间。在一实施例中，堆叠结构110可包括交替堆叠的多个介电层112与多个牺牲层114。在一实施例中，介电层112与牺牲层114可以是不同材料，或是具有不同蚀刻速率的材料。举例来说，介电层112可以是氧化硅层；牺牲层114可以是氮化硅层、多晶硅层或金属钨层。介电层112与牺牲层114的数量可以依据需求来调整，本发明不以此为限。
84.顶盖层116可形成在堆叠结构110上，以使堆叠结构110配置在停止层102与顶盖层116之间。在一实施例中，顶盖层116的材料可包括介电材料，例如是氧化硅。
85.垂直通道柱130可形成在第一区r1中的堆叠结构110与停止层102中。如图1a所示，垂直通道柱130可贯穿堆叠结构110、停止层102且部分延伸至基底100中。值得注意的是，在形成可容纳垂直通道柱130的开口115时，停止层102不仅可用以当作蚀刻停止层，还可用以防止在等离子体蚀刻时所产生的电弧效应(arcing effect)，进而改善元件的可靠度。在此实施例中，停止层102可视为放电层(discharging layer)，其通常会接地至硅基板，以降低上述等离子体蚀刻所累积的电荷，进而避免元件的损坏。因此，在进行高深宽比的蚀刻工艺时，通常会将停止层102接地至硅基板，以避免电弧放电发生。
86.基本上，根据三维存储器元件的不同形式，垂直通道柱130可具有不同情况，详细说明如下所述。
87.图2a、图3a以及图4a绘示出依照本发明各种实施例的垂直通道柱的剖面示意图。图2b、图3b以及图4b分别是图2a、图3a以及图4a的平面示意图。
88.请参照图2a与图2b，当该三维存储器元件为三维与门(and)快闪存储器，垂直通道柱130a可包括电荷存储结构132、通道层134、介电材料136、第一源极/漏极柱133以及第二源极/漏极柱135。如图2a所示，第一源极/漏极柱133与第二源极/漏极柱135可贯穿顶盖层116、堆叠结构110以及停止层102，并部分延伸至基底100中。在一实施例中，第一源极/漏极柱133与第二源极/漏极柱135可具有相同的导体材料，例如是n型掺杂(n+)多晶硅材料。介电材料136可配置在第一源极/漏极柱133与第二源极/漏极柱135之间，以分隔第一源极/漏极柱133与第二源极/漏极柱135。另外，如图2b所示，通道层134可横向环绕介电材料136、第一源极/漏极柱133以及第二源极/漏极柱135。第一源极/漏极柱133与第二源极/漏极柱135分别物理接触通道层134的一部分。电荷存储结构132可横向环绕通道层134。在一实施例中，电荷存储结构132可以是由隧穿层、电荷存储层以及阻挡层所构成的复合层。隧穿层、电荷存储层以及阻挡层可分别被视为氧化物/氮化物/氧化物(ono)。在另一实施例中，隧穿层可以是氧化物/氮化物/氧化物(ono)的复合层或是其他合适的材料。在替代实施例中，电荷存储层可以是氧化物/氮化物/氧化物(ono)的复合层或是其他合适的材料。在其他实施例中，阻挡层可以是氧化物/氮化物/氧化物(ono)的复合层或是其他合适的材料。通道层134可包括掺杂多晶硅层或是未掺杂多晶硅层。介电材料136可包括氧化硅、氮化硅、氮氧化硅或其组合。
89.请参照图3a与图3b，当该三维存储器元件为第一类型的三维与非门(nand)快闪存储器，垂直通道柱130b可包括电荷存储结构132、通道结构234以及介电柱236。如图3a所示，介电柱236可贯穿顶盖层116、堆叠结构110以及停止层102。通道结构234可包括衬层234a与插塞234b。衬层234a可覆盖介电柱236的侧壁与底面，而插塞234b可密封介电柱236的顶面。在此情况下，通道结构234可完整包覆介电柱236的所有表面。电荷存储结构132可配置在通道结构234与顶盖层116之间，以及通道结构234与堆叠结构110之间。通道结构234与停止层
102之间的电荷存储结构132则是被移除，以使通道结构234直接接触停止层102。从平面图3b的角度来看，电荷存储结构132可横向环绕通道结构234与介电柱236。电荷存储结构132、通道结构234以及介电柱236的材料分别与电荷存储结构132、通道层134以及介电材料136的材料相同，且已在上述段落详述过，于此便不再赘述。
90.请参照图4a与图4b，当该三维存储器元件为第二类型的三维与非门(nand)快闪存储器，垂直通道柱130c可包括电荷存储结构132以及通道柱334。如图4a所示，通道柱334可贯穿顶盖层116、堆叠结构110以及停止层102。电荷存储结构132可配置在通道柱334与顶盖层116之间，以及通道柱334与堆叠结构110之间。通道柱334与停止层102之间的电荷存储结构132则是被移除，以使通道柱334直接接触停止层102。从平面图4b的角度来看，电荷存储结构132可横向环绕通道柱334。电荷存储结构132与通道柱334的材料分别与电荷存储结构132与通道层134的材料相同，且已在上述段落详述过，于此便不再赘述。
91.请回头参照图1a，在形成垂直通道柱130之后，可进行栅极替换工艺，以将堆叠结构110中的牺牲层114替换成栅极层154，如图5至图11所示，其中图5至图11为图1a的区域10的放大图。具体来说，首先，如图1a所示，在第二区r2的堆叠结构110中形成狭缝15。狭缝15贯穿顶盖层116与堆叠结构110，以暴露出停止层102的一部分。虽然图1a所绘示的狭缝15的底面与停止层102的顶面齐平，但本发明不以此为限。在其他实施例中，狭缝15的底面亦可低于停止层102的顶面。另外，如平面图1b所示，狭缝15可沿着水平方向延伸，且配置在相邻两个第一区r1的垂直通道柱130之间。也就是说，狭缝15可以垂直于图1a的纸面方向延伸，以形成沟渠。
92.接着，请参照图5，进行第一蚀刻工艺，移除牺牲层114，以在介电层112之间形成多个间隙14。间隙14横向暴露出垂直通道柱130。也就是说，间隙14是由介电层112与垂直通道柱130所定义的。在一实施例中，上述的第一蚀刻工艺可以是湿法蚀刻工艺。举例来说，当牺牲层114为氮化硅时，所述第一蚀刻工艺可以是使用含有磷酸的蚀刻液，并将所述蚀刻液倒入狭缝15中，从而移除牺牲层114。由于所述蚀刻液对于牺牲层114具有高蚀刻选择性，因此，牺牲层114可被完全移除，而介电层112未被移除或仅少量移除。
93.请参照图5与图6，依序形成缓冲层120、势垒材料层122以及导体材料层124。具体来说，缓冲层120与势垒材料层122可共形地覆盖图5所示结构的表面并填入间隙14中；而导体材料层124则可填满间隙14并横向延伸至狭缝15中。在一实施例中，缓冲层120的材料包括介电常数大于7的高介电常数材料，例如氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(la2o3)、过渡金属氧化物、镧系元素氧化物或其组合。势垒材料层122的材料可包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。导体材料层124的材料可包括多晶硅、非晶硅、钨(w)、钴(co)、铝(al)、硅化钨(wsi
x
)或硅化钴(cosi
x
)。
94.请参照图6与图7，进行第二蚀刻工艺，移除介电层112的侧壁上的势垒材料层122与导体材料层124，以在间隙14中形成栅极层154与环绕栅极层154的势垒层152。值得注意的是，为了使介电层112的侧壁上的导体材料层124被完全移除以形成彼此分隔的栅极层154，因此，在进行所述第二蚀刻工艺时会移除间隙14中的部分导体材料层124。在此情况下，如图7所示，所形成的栅极层154的侧壁会内凹于介电层112的侧壁，以形成多个凹槽24。在一实施例中，上述的第二蚀刻工艺可以是湿法蚀刻工艺、干法蚀刻工艺或其组合。
95.请参照图8，形成势垒材料层142，以共形覆盖缓冲层120的表面、势垒层152的表面
以及栅极层154的表面(亦即凹槽24的表面)。在一实施例中，势垒材料层142的材料可包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。
96.请参照图8与图9，进行第三蚀刻工艺，移除介电层112的侧壁上的势垒材料层142，以在凹槽24中形成势垒层162。在此情况下，如图9所示，势垒层152与势垒层162彼此相连以形成势垒结构160，而此势垒结构160可完全包围栅极层154的所有表面。在一些实施例中，势垒层152、162可具有相同材料，例如tin。在替代实施例中，势垒层152、162可具有不同材料，举例来说，势垒层152为tin层，而势垒层162为tan层。
97.在一实施例中，势垒层152的厚度t1可小于或等于势垒层162的厚度t2。势垒层152的厚度t1可介于至之间，而势垒层162的厚度t2可介于至之间。值得注意的是，较薄的厚度t1可使得势垒层152易于填入间隙14中，且不会影响后续栅极层154的形成。较厚的厚度t2则可使势垒层162完整地覆盖栅极层154的侧壁，以有效地防止氟逸气问题(fluorine.outgassingissue)发生。也就是说，倘若没有将势垒层162形成在栅极层154的侧壁上，在进行后续热处理工艺时，栅极层154中残留的氟会逸出且破坏后续沉积在栅极层154的侧壁上的的氧化物层170(如图10所示)并产生空洞(void)，进而导致栅极层154与狭缝15中的导体层174(如图11所示)电性连接(桥接)。因此，本发明之势垒层162可有效地防止氟逸气问题，进而提升元件的可靠度。
98.在一实施例中，为了使介电层112的侧壁上的势垒材料层142被完全移除以形成彼此分隔的势垒层162，因此，在进行所述第三蚀刻工艺时会移除凹槽24中的部分势垒材料层142。在此情况下，如图9所示，势垒层162可形成c字型结构。具体来说，势垒层162覆盖栅极层154的侧壁(即，第二侧壁)与相邻的缓冲层120的一部分，使得势垒层162与缓冲层120共同形成凹口26。如图9所示，凹口26具有第一垂直深度v1与第二垂直深度v2。在本实施例中，第一垂直深度v1大于第二垂直深度v2。第一垂直深度v1可介于15nm至25nm之间，而第二垂直深度v2可介于10nm至20nm之间。为了确保介电层112的侧壁上没有势垒材料的残留，会进一步移除栅极层154的侧壁上的势垒材料，以避免相邻栅极层154之间的桥接(亦即字线桥接)。因此，当第二垂直深度v2介于10nm至20nm之间时，便可确保介电层112的侧壁上没有势垒材料的残留。另一方面，在本实施例中，势垒层162的外侧壁与缓冲层120的侧壁之间的宽度w1可介于10nm至20nm之间，而势垒层162的内侧壁与缓冲层120的侧壁之间的宽度w2可介于20nm至30nm之间。但本发明不以此为限，在其他实施例中，势垒层162亦可形成直线型结构。
99.请参照图10，形成氧化物层170，以覆盖缓冲层120与势垒层162的表面(亦即堆叠结构的侧壁)。具体来说，氧化物层170可部分延伸至图9的凹槽24中，并与势垒层162相连。在一实施例中，氧化物层170可以低温氧化工艺(low temperature oxidation process)，在250℃至350℃的低温下通过反应气体，从而在狭缝15的侧壁与底部上形成氧化物层170。在此情况下，氧化物层170亦可称为低温氧化物(low temperature oxide，lto)层。在形成氧化物层170之后，可进行热处理工艺以使氧化物层170更为致密。在一实施例中，热处理工艺的温度可介于800℃至900℃，例如850℃。在替代实施例中，氧化物层170亦可以是高品质氧化物(high quality oxide，hqo)层。值得注意的是，本发明的势垒层162可有效地阻挡栅极层154中残留的氟因上述热处理工艺而逸出，以使氧化物层170免受破坏，进而提升元件的可靠度。
100.请参照图11，在氧化物层170上依序形成势垒层172与导体层174，进而形成狭缝填充结构175。在一实施例中，势垒层172的材料可包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。导体层174的材料可包括多晶硅、非晶硅、钨(w)或其组合。
101.如图11所示，本实施例的三维存储器元件至少包括：堆叠结构210、垂直通道柱130、多个势垒结构160以及狭缝填充结构175。堆叠结构210包括交替堆叠的多个介电层112与多个栅极层154。多个势垒结构160分别包围多个栅极层154的表面。每一个势垒结构160包括：第一势垒层152与第二势垒层162。第一势垒层152连续覆盖在相应的栅极层154的顶面、底面以及第一侧壁上。第二势垒层162覆盖在相应的栅极层154的相对于第一侧壁的第二侧壁上，且与第一势垒层152连接。狭缝填充结构175贯穿堆叠结构210。第二势垒层162可物理分隔狭缝填充结构175与栅极层154，以有效地阻挡栅极层154中残留的氟逸出，并避免导体层174与栅极层154桥接，进而提升元件的可靠度。
102.图12a与图12b以及图12c分别是依照本发明一实施例的一种三维与门(and)快闪存储器1的立体示意图、平面示意图以及电路示意图。
103.请参照图12a，本实施例之3dand快闪存储器1具有多个存储单元150。详细地说，如图12a所示，多个栅极层154沿着垂直方向交替排列，且分别环绕垂直通道柱130。被栅极层154环绕的垂直通道柱130的一部分可构成一个存储单元150。在本实施例中，单一个垂直通道柱130可定义有彼此堆叠的3个存储单元150。但本发明不以此为限，在其他实施例中，存储单元150的数量可随着堆叠结构210中的栅极层154的数量来调整。更进一步地说，存储单元150形成在栅极层154与垂直通道柱130的交叉点处。因此，垂直堆叠的栅极层154的数量愈多，则记忆串中的存储单元150的数量也愈多。另外，虽然图12a仅绘示出两个垂直通道柱130，但本发明不以此为限。在替代实施例中，3d and快闪存储器1可包括多个垂直通道柱130，且这些垂直通道柱130可在上视角度中以阵列的方式排列，如图1b所示。
104.为了对3d and快闪存储器1进行操作，在制造3d and快闪存储器1之后，会在3d and快闪存储器1上方形成导电线以电性连接至3d and快闪存储器1。在本实施例中，如图12a所示，在作为源极的第一源极/漏极柱133上方形成一些导电线以作为源极线sl，在作为漏极的第二源极/漏极柱135上方形成其他导电线以作为位线bl，且这些源极线sl与位线bl彼此平行排列而彼此不接触。
105.以下对3d and快闪存储器1中的存储单元150的操作进行说明。
106.如图12b所示，对于3d and快闪存储器1来说，可个别地对每一个存储单元150进行操作。可对存储单元150的第一源极/漏极柱133、第二源极/漏极柱135与对应的栅极层154(可视为栅极或字线)施加操作电压，来进行写入(编程)操作、读取操作或擦除操作。在对第一源极/漏极柱133与第二源极/漏极柱135施加写入电压时，由于第一源极/漏极柱133与第二源极/漏极柱135与通道层134连接，因此电子可沿着第一电路径e1与第二电路径e2(例如是双面(double sides)电路径)传送并存储在整个电荷存储结构132中。
107.另外，请参照图12c，本实施例的存储单元150可排列成多个行与多个列，以形成3d and快闪存储器阵列。每一个存储单元150可包括电性连接至字线wl(即wlm、wlm+1)的栅极g、电性连接至源极线sl(即sln、sln+1)的源极s以及电性连接至位线bl(即bln、bln+1)的漏极d。值得注意的是，在本实施例的3d and快闪存储器阵列中，沿着源极/漏极柱133、135的延伸方向d1的多个存储单元150可彼此并联连接。具体来说，如图12c所示，上存储单元150a
与下存储单元150b通过共同源极/漏极柱133、135以共享同一源极线sln+1以及同一位线bln+1，上存储单元150a的栅极电性连接至上字线wlm+1，且下存储单元150b的栅极电性连接至下字线wlm。在此情况下，本实施例之3d and快闪存储器阵列的架构与操作方法是不同于传统的三维与非门(3dnand)快闪存储器阵列的架构与操作方法，其中传统的3d nand快闪存储器阵列包括彼此串联连接的多个存储单元。
108.此外，图11的三维存储器元件是以氧化物/氮化物/氧化物优先(ono first)工艺来形成电荷存储结构132。但本发明不以此为限，其他实施例亦可以ono最后(ono last)工艺来形成电荷存储结构，详细结构请参照以下段落。
109.图13是依照本发明替代实施例的一种三维存储器元件的剖面示意图。
110.图13的三维存储器元件与图11的三维存储器元件相似，相同或相似的构件则以相同或相似的元件标号来表示，于此便不再赘述。上述两者主要不同之处在于：图13的三维存储器元件的电荷存储结构132是配置在缓冲层120与介电层112之间，且环绕势垒结构160与栅极层154，而不包括在垂直通道柱130中。
111.具体来说，电荷存储结构132的形成方法可包括：在进行栅极替换工艺中的移除牺牲层114之后，将电荷存储结构132共形覆盖间隙14；接着依序形成缓冲层120、势垒材料层122以及导体材料层124，如图6所示；然后进行第二蚀刻工艺，移除介电层112的侧壁上的势垒材料层122与导体材料层124，以暴露出缓冲层120；以及形成势垒层162以覆盖栅极层154的侧壁。在此情况下，如图13所示，电荷存储结构132可配置在缓冲层120与介电层112之间，且环绕势垒结构160与栅极层154。在本实施例中，势垒层162亦可有效地阻挡栅极层154中残留的氟因热处理工艺而逸出，以使氧化物层170免受破坏，进而提升元件的可靠度。
112.综上所述，本发明利用额外的势垒层覆盖栅极层的侧壁，并与环绕栅极层的势垒层连接，进而形成完全包围栅极层的所有表面的势垒结构。因此，本发明的势垒结构可有效地防止氟逸气问题发生，进而提升三维存储器元件的可靠度。此外，本发明的势垒结构的形成步骤相容于现行的三维存储器元件的工艺中，进而可应用在各种三维存储器元件中。

技术特征：
1.一种三维存储器元件，其特征在于，包括：基底；堆叠结构，配置在所述基底上，其中所述堆叠结构包括交替堆叠的多个介电层与多个栅极层；以及多个势垒结构，分别包围所述多个栅极层的表面，其中每一个势垒结构包括：第一势垒层，连续覆盖在相应的栅极层的顶面、底面以及第一侧壁上；以及第二势垒层，覆盖在所述相应的栅极层的相对于所述第一侧壁的第二侧壁上，且与所述第一势垒层连接。2.根据权利要求1所述的三维存储器元件，其特征在于，所述基底包括阵列区，且所述阵列区包括通道柱区与狭缝区。3.根据权利要求2所述的三维存储器元件，其特征在于，还包括：多个垂直通道柱，贯穿所述堆叠结构且配置在所述通道柱区上且与所述第一侧壁相邻；以及狭缝填充结构，贯穿所述堆叠结构且配置在所述狭缝区上，且与所述第二侧壁相邻，其中所述第二势垒层物理分隔所述狭缝填充结构与所述相应的栅极层。4.根据权利要求3所述的三维存储器元件，其特征在于，所述狭缝填充结构包括：氧化物层，覆盖在所述堆叠结构的侧壁上；导体层，配置在所述氧化物层上；以及第三势垒层，配置在所述氧化物层与所述导体层之间。5.根据权利要求4所述的三维存储器元件，其特征在于，所述多个栅极层的宽度小于所述多个介电层的宽度，以使所述第二侧壁与相邻的介电层共同形成凹槽，所述氧化物层部分延伸至所述凹槽中并与所述第二势垒层相连接。6.根据权利要求3所述的三维存储器元件，其特征在于，还包括：缓冲层，共形地延伸在所述多个介电层与所述多个栅极层之间以及所述多个垂直通道柱与所述多个栅极层之间。7.根据权利要求6所述的三维存储器元件，其特征在于，所述第二势垒层覆盖所述第二侧壁与相邻的缓冲层的一部分，所述第二势垒层与所述缓冲层共同形成凹口，所述凹口具有第一垂直深度与第二垂直深度，所述第一垂直深度大于所述第二垂直深度。8.根据权利要求6所述的三维存储器元件，其特征在于，所述第一势垒层配置在所述缓冲层与所述相应的栅极层之间。9.根据权利要求1所述的三维存储器元件，其特征在于，每一个势垒结构完全包围相应的栅极层的所有表面。10.根据权利要求1所述的三维存储器元件，其特征在于，所述三维存储器元件包括三维与门(and)快闪存储器、三维与非门(nand)快闪存储器、三维或非门(nor)快闪存储器或其组合。11.根据权利要求1所述的三维存储器元件，其特征在于，所述第二势垒层的厚度大于所述第一势垒层的厚度。12.根据权利要求1所述的三维存储器元件，其特征在于，所述第二势垒层的厚度介于至之间。13.一种三维存储器元件的形成方法，其特征在于，包括：
提供具有第一区与第二区的基底；在所述基底上形成包括有交替堆叠的多个介电层与多个牺牲层的堆叠结构；在所述第二区的所述堆叠结构中形成狭缝；通过所述狭缝进行第一蚀刻工艺，移除所述多个牺牲层以在所述多个介电层之间形成多个间隙；在所述多个间隙中形成多个栅极层与多个第一势垒层，其中所述多个第一势垒层环绕所述多个栅极层的部分表面且暴露出所述多个栅极层的侧壁；以及形成多个第二势垒层，以覆盖所述多个栅极层的所述侧壁，其中所述多个第二势垒层分别与所述多个第一势垒层连接以形成多个势垒结构。14.根据权利要求13所述的三维存储器元件的形成方法，其特征在于，在形成所述多个第二势垒层之后，所述方法还包括：在所述狭缝中形成狭缝填充结构。15.根据权利要求13所述的三维存储器元件的形成方法，其特征在于，在形成所述狭缝之前，所述方法还包括：在所述第一区的所述堆叠结构中形成多个垂直通道柱。16.根据权利要求13所述的三维存储器元件的形成方法，其特征在于，在所述多个间隙中形成所述多个栅极层与所述多个第一势垒层的步骤包括：形成第一势垒材料层与导体材料层以填入所述多个间隙中；以及进行第二蚀刻工艺，移除所述多个介电层的侧壁上的所述第一势垒材料层与所述导体材料层，以在所述多个间隙中形成所述多个栅极层与所述多个第一势垒层。17.根据权利要求16所述的三维存储器元件的形成方法，其特征在于，所述第一势垒材料层的材料包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。18.根据权利要求16所述的三维存储器元件的形成方法，其特征在于，在进行所述第二蚀刻工艺之后，所述多个栅极层的所述侧壁内凹于所述多个介电层的所述侧壁，以形成多个凹槽。19.根据权利要求18所述的三维存储器元件的形成方法，其特征在于，形成所述多个第二势垒层的步骤包括：形成第二势垒材料层，以共形覆盖所述多个介电层的所述侧壁与所述多个凹槽的表面；以及进行第三蚀刻工艺，移除所述多个介电层的所述侧壁上的所述第二势垒材料层，以在所述多个凹槽中形成所述多个第二势垒层，其中每一个第二势垒层形成为c字型结构。20.根据权利要求19所述的三维存储器元件的形成方法，其特征在于，所述第一势垒材料层与所述第二势垒材料层具有相同材料。

技术总结
本发明提供一种三维存储器元件，包括：基底、堆叠结构以及多个势垒结构。堆叠结构配置在基底上。堆叠结构包括交替堆叠的多个介电层与多个栅极层。多个势垒结构分别包围多个栅极层的表面。每一个势垒结构包括：第一势垒层与第二势垒层。第一势垒层连续覆盖在相应的栅极层的顶面、底面以及第一侧壁上。第二势垒层覆盖在相应的栅极层的相对于第一侧壁的第二侧壁上，且与第一势垒层连接。第二势垒层的厚度大于第一势垒层的厚度。另提供一种三维存储器元件的形成方法。元件的形成方法。元件的形成方法。


技术研发人员：曾碧山
受保护的技术使用者：旺宏电子股份有限公司
技术研发日：2022.02.09
技术公布日：2023/8/9