锁相环电路和时钟发生器的制作方法

1.本技术涉及电路技术领域，特别是涉及一种锁相环电路和时钟发生器。


背景技术：

2.时钟发生器的结构为可设置不同倍频系数的锁相环((phase locked loop，pll)，可配置不同输出频率的时钟发生器则广泛应用于各种电子系统中。对于很多电子系统而言，锁相环的稳定性和响应速度需要满足一定要求。
3.然而，相关技术中的锁相环稳定性和响应性能较差。


技术实现要素：

4.基于此，有必要针对上述技术问题，提供一种稳定性较高且响应性能好的锁相环电路和时钟发生器。
5.第一方面，本技术提供了一种锁相环电路。该锁相环电路包括依次串联构成负反馈环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器，该锁相环电路还包括锁定检测电路、数控电流源和阻尼校正电路；
6.该数控电流源，与该压控振荡器和该电荷泵连接，用于将该压控振荡器的输出电流除以分频系数，得到该数控电流源的输出电流，并将该数控电流源的输出电流输出至该电荷泵以作为该电荷泵的泵电流；
7.该锁定检测电路，与该鉴频鉴相器和该阻尼校正电路连接，用于检测该鉴频鉴相器的内部节点以确定该锁相环电路是否锁定，并根据检测结果输出指示信号至该阻尼校正电路；
8.该阻尼校正电路，还与该环路滤波器连接，用于在根据该指示信号确定该锁相环电路未锁定的状态下，输出数字控制信号至该环路滤波器，以根据该数字控制信号控制该环路滤波器中的零点补偿电阻的电阻值与该锁相环电路的输入参考频率成反比。
9.在其中一个实施例中，该阻尼校正电路还用于在根据该指示信号确定该锁相环电路锁定的状态下，保持该输出数字控制信号不变。
10.在其中一个实施例中，该阻尼校正电路，用于根据rc网络检测该输入参考频率的大小，以根据该输入参考频率的大小转化得到该数字控制信号。
11.在其中一个实施例中，该锁定检测电路用于在检测到该内部节点的相位差低于预设阈值的情况下确定该锁相环电路锁定，在检测到该内部节点的相位差不低于该预设阈值的情况下确定该锁相环电路未锁定。
12.在其中一个实施例中，该锁相环电路还包括启动电路，该启动电路与该反馈分频器和该压控振荡器连接；该启动电路的输入信号为该反馈分频器输出的分频时钟信号；该启动电路，用于在检测到该反馈分频器未输出分频时钟信号的情况下，驱动该压控振荡器起振，以使该锁相环正常运行。
13.在其中一个实施例中，该启动电路，具体用于在检测到该反馈分频器未输出分频
时钟信号的情况下，输出逻辑控制信号，以通过该逻辑控制信号控制该压控振荡器的电压为预设电压值，其中，该预设电压值对应该压控振荡器的启动电流。
14.在其中一个实施例中，该数控电流源包括n个电流除法电路、n+1个第一开关、第一nmos管和第二nmos管；该第一nmos管的漏极与电流输出端连接、该第一nmos管的栅极与电流输入端连接，该第一nmos管的源级接地；该第二nmos管的栅极和漏极与该电流输入端连接，该第二nmos管的源级与第1个第一开关的一端连接；该n个电流除法电路中的第k个电流除法电路包括nmos管mnk1、mnk2和mnk3以及pmos管mpk1和mpk2，该mnk1的漏极与该mpk1的栅极、该mpk1的漏极以及该mpk2的栅极连接，该mnk1的源级接地；该mpk1的源级与电源连接；该mpk2的源级与电源连接，该mpk2的漏极与该mnk2的漏极、该mnk2的栅极以及该mnk3的栅极连接；该mnk3的漏极与该电流输入端连接，该mnk3的源级与第k+1个开关的一端连接；若k等于1，该mnk1的栅极与该第二nmos管的栅极连接；若k不等于1，该mnk1的栅极与mn(k-1)3的栅极连接；各该第一开关的另一端接地。
15.在其中一个实施例中，该环路滤波器包括m个串联的可调电路、第一电容和第二电容；其中，各该可调电路包括并联的补偿电阻和第二开关，各该补偿电阻的阻值依次为单位补偿电阻的2
l
倍，l＝0,1,2
……
,m-1，m为该环路滤波器输入的控制信号比特数，m为大于等于1的正整数；该m个串联的可调电路中的第一个可调电路的一端接地，另一端与第二个可调电路的一端连接；该m个串联的可调电路中的第m个可调电路的一端与第m-1个可调电路的一端连接，另一端与该第一电容的一端连接；该第一电容的另一端与该第二电容的一端连接，该第二电容的另一端接地。
16.在其中一个实施例中，该阻尼校正电路基于逐次逼近逻辑得到该数字控制信号。
17.在其中一个实施例中，该阻尼校正电路包括w个第一d触发器、w个延迟单元、w个与门、第三开关、w个电容电路、比较器、w个第二d触发器、w个第三d触发器以及积分电阻；其中，该与门为三输入与门电路，该电容电路包括第四开关和第五电容，该第四开关的一端和该第五电容的一端连接；各该第一d触发器的ck端的输入信号为该输入参考频率；对于该w个第一d触发器中的第s个第一d触发器，若s等于1，该第s个第一d触发器的q端与最后一个第一d触发器的d端连接；若s不等于1，该第s个第一d触发器的q端与第s-1个第一d触发器的d端连接；各该第一d触发器的qb端分别与各该延迟单元的输入端连接；各该延迟单元的输出端分别与各该与门的第一输入端连接；各该与门的第二输入端并联且与该第三开关连接；各该与门的第三输入端分别与各该第二d触发器的q端连接；各该与门的输出端分别与各该电容电路中的第四开关的另一端连接；该第三开关的一端与该比较器的同相端连接，另一端接电源；各该电容电路中的第五电容的另一端并联且与该比较器的同相端连接；该积分电阻的一端与该比较器的同相端连接，另一端接地；该比较器的反相端接电源，该比较器的输出端与各该第二d触发器的d端连接；各该第二d触发器的q端分别与各该第三d触发器的d端连接；各该第三d触发器的ck端输入为采样信号；各该第三d触发器的q端输出该数字控制信号。
18.在其中一个实施例中，该启动电路包括第一反相器、第二反相器、第一pmos管、第二pmos管、第三电容、第四电容、恒流源以及触发器；该第一反相器的输入信号为该分频时钟信号，该第二反相器的输入端与该第一反相器的输出端连接；该第一pmos管的源级接地，该第一pmos管的栅极与该第二反相器的输出端连接，该第一pmos管的漏极与该第三电容的
一端以及该第二pmos管的源级连接；该第二pmos管的栅极与该第一反相器的输出端连接，该第二pmos管的漏极与该第四电容的一端、该恒流源的输入端以及该触发器的输入端连接；该第三电容的另一端、该第四电容的另一端以及该恒流源的输出端接地；该触发器的输出信号为该逻辑控制信号。
19.第二方面，本技术还提供了一种时钟发生器，该时钟发生器包括如上述第一方面任意一项所述的锁相环电路。
20.上述锁相环电路和时钟发生器，锁相环电路包括依次串联构成负反馈环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器，锁相环电路还包括锁定检测电路、数控电流源和阻尼校正电路；数控电流源，与压控振荡器和电荷泵连接，用于将压控振荡器的输出电流除以分频系数，得到数控电流源的输出电流，并将数控电流源的输出电流输出至电荷泵以作为电荷泵的泵电流；锁定检测电路，与鉴频鉴相器和阻尼校正电路连接，用于检测鉴频鉴相器的内部节点以确定锁相环电路是否锁定，并根据检测结果输出指示信号至阻尼校正电路；阻尼校正电路，还与环路滤波器连接，用于在根据指示信号确定锁相环电路未锁定的状态下，输出数字控制信号至环路滤波器，以根据数字控制信号控制环路滤波器中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比。由于数控电流源可将压控振荡器的输出电流除以分频系数，得到数控电流源的输出电流并输入至电荷泵以作为电荷泵的泵电流，而泵电流与环路带宽相关，这样，可使得锁相环电路的环路带宽与锁相环的输入参考频率成正比，提升系统响应速率。并且，通过阻尼校正电路输出数字控制信号控制环路滤波器中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比，使得环路的阻尼系数保持为恒定值，与输入参考频率无关，保证系统稳定性。
附图说明
21.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为一实施例的传统电荷泵锁相环结构；
23.图2为一实施例的一种锁相环电路结构；
24.图3为另一实施例的一种锁相环电路结构；
25.图4为一实施例的数控电流源结构；
26.图5为一实施例的传统电流除法电路结构；
27.图6为一实施例的环路滤波器结构；
28.图7为一实施例的阻尼校正电路结构；
29.图8为一实施例的信号波形示意图；
30.图9为一实施例的启动电路结构。
31.附图标记说明：
32.201、鉴频鉴相器；202、电荷泵；203、环路滤波器；
33.204、压控振荡器；205、反馈分频器；206、锁定检测电路；
34.207、数控电流源；208、阻尼校正电路；209、启动电路；
35.mb、第一nmos管；sk、第一开关；m
n0
、第二nmos管；
36.c1、第一电容；c2、第二电容；rc、单位补偿电阻；
37.dffk、第k个第一d触发器；dl0、延迟单元；
38.and、与门；r0、积分电阻；sw-rt、第三开关；
39.cmp、比较器；dffs1、第二d触发器；
40.dffs2、第三d触发器；inv1、第一反相器；
41.inv2、第二反相器；sw1、第一pmos管；
42.sw2、第二pmos管；ca、第三电容；
43.cb、第四电容；idn、恒流源；schm、触发器。
具体实施方式
44.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
45.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
46.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。
47.可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
48.可以理解，“至少一个”是指一个或多个，“多个”是指两个或两个以上。“元件的至少部分”是指元件的部分或全部。
49.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
50.首先，在具体介绍本技术实施例的技术方案之前，先对本技术实施例基于的技术背景或者技术演进脉络进行介绍。
51.当前，可配置不同输出频率的时钟发生器广泛应用于各种电子系统中。一种广泛采用的时钟发生器结构是可设置不同倍频系数的倍频锁相环(pll)。对于传统的锁相环而言，设置不同的倍频系数会导致锁相环的带宽和抖动特性发生变化，严重会引起振荡。对于很多数字系统而言，期望的倍频锁相环需要满足环路带宽和抖动特性对工艺、电源电压、温度和倍频系数不敏感，且能适配尽可能宽的输出频率范围和输入频率范围，这就要求锁相环的带宽能自适应输入参考频率，一般是输入参考频率的十分之一以下且自动跟随输入参考频率；锁相环的环路稳定性重要指标的相位裕度或者阻尼系数独立于环路带宽。
52.如图1所示，传统技术中的电荷泵锁相环由鉴频鉴相器(pfd)、电荷泵(cp)、环路滤波器(lp)、压控振荡器(vco)以及反馈分频器(fd)组成。f
ref
为锁相环的输入参考时钟，一般频率较低，由晶振电路产生；f
vco
为锁相环的输出时钟，一般频率较高，且f
vco
与f
ref
之间满足倍数关系，该倍数n＝f
vco
/f
ref
，n为整数的锁相环为整数分频锁相环，其中n指的是反馈分频器的分频系数。
53.其中，锁相环为相位负反馈系统，假设电荷泵锁相环的低通滤波器为一阶rc(r1和c1)结构，则电荷泵锁相环为二阶ⅱ型环，其闭环传输函数可以表示为：
[0054][0055]
其中，i
p
为电荷泵锁相环中电荷泵的泵电流，一般由偏置电路产生；k
vco
为压控振荡器vco的增益；n为反馈分频器的分频系数；c1和r1为一阶无源低通滤波器的参数。压控振荡器增益k
vco
的单位为rad/s.v，i
p
为电荷泵电流。根据上述闭环传输函数，可以得到环路带宽ωn和阻尼系数ζ为：
[0056][0057][0058]
一般来说，锁相环的环路带宽ωn也就是闭环-3db带宽或者开环0db带宽表征了锁相环的响应速度。从锁定的角度来看，锁相环的带宽应该越大越好，因为输出信号可以快速响应输入参考信号的变化。但是过大的带宽一方面会导致输入参考频率的高频部分相位噪声以较大分量注入到输出信号频谱中，另一方面锁相环本质为非连续时间系统，而目前的分析都是基于连续时间模型，当环路带宽接近输入参考频率，连续时间近似失效，环路稳定性降低，因此一般要求环路带宽低于输入参考频率的十分之一。阻尼系数表征闭环负反馈系统的稳定性，当阻尼系数小于0，系统是负阻尼状态，不稳定；当阻尼系数介于0和1之间，系统为欠阻尼状态，阶跃响应表现为减幅振荡；当阻尼系数大于1，系统为过阻尼状态，系统稳定，不过过大的阻尼系数会导致响应较慢，对锁相环来说表现为锁定时间较长。理想的锁相环其阻尼系数一般设置为1。
[0059]
对于不同的输入参考频率和输出频率，如果锁相环的i
p
、k
vco
、c1、r1等参数保持不变，仅有n可以变化，则环路带宽需要满足最低标准，即最大的环路带宽必须低于此时可配置最低的输入参考频率的十分之一。也即是在可配置最低输入参考频率下，n需要设置到允许的最小值(式(2)表明n越小带宽越大)，此时输出频率最低且环路带宽最接近输入参考频率(环路带宽最大)。假设在最低输入参考频率和最小的n下设置了合适的环路带宽(小于此时输入参考频率的十分之一)，逐渐增大n也即是逐渐增大输出频率，此时环路带宽逐渐降低，但是输入参考频率不变，锁相环的响应能力变差，压控振荡器的相位噪声在输出信号的低频部分的相位噪声贡献增大。如果在当前的设置下，n保持不变，逐渐增大输入参考频率，则环路带宽还是保持不变，此时输入参考频率和环路带宽之间的比值增大，对输入参考的相位噪声和压控振荡器相位噪声的抑制能力不变，不过环路带宽本可以设置得更大也能保
证线性近似从而得到更高的噪声抑制能力。式(3)表明如果环路带宽不变且低通滤波器参数不变，则阻尼系数不变；如果环路带宽在不同的配置下发生变化，则阻尼系数也跟着变化从而导致系统的动态特性发生改变，这是不希望看到的。
[0060]
总之，从稳定性角度考虑需要保持阻尼系数在1附近不变，与输入输出频率及反馈系数n无关；从系统响应角度考虑环路带宽需要尽可能大但是不能超过输入参考频率的十分之一。因此如果需要满足上述目标，锁相环需要满足：环路带宽ωn自动跟随输入参考频率且保持固定比例，阻尼系数与环路带宽ωn无关。而传统技术中常用的电荷泵锁相环的带宽由电路参数决定，与输入参考频率大小无关，因此无法做到自动跟随输入参考频率。
[0061]
有鉴于此，根据上述目标，本技术实施例提供了一种自适应带宽的锁相环电路，其可以保持环路带宽自动跟随输入参考频率，同时使用自动调整环路保证阻尼系数与环路带宽无关。另外，需要说明的是，从确定上述技术问题到下述实施例所介绍的技术方案，申请人均付出了大量的创造性劳动。
[0062]
在一个实施例中，如图2所示，示出了本技术实施例提供的一种锁相环电路。该锁相环电路包括依次串联构成负反馈环路的鉴频鉴相器201、电荷泵202、环路滤波器203、压控振荡器204和反馈分频器205，以及锁定检测电路206、数控电流源207和阻尼校正电路208。其中，数控电流源207，与压控振荡器204和电荷泵202连接，用于将压控振荡器204的输出电流除以分频系数，得到数控电流源207的输出电流，并将数控电流源207的输出电流输出至电荷泵202以作为电荷泵202的泵电流。锁定检测电路206，与鉴频鉴相器201和阻尼校正电路208连接，用于检测鉴频鉴相器201的内部节点以确定锁相环电路是否锁定，并根据检测结果输出指示信号至阻尼校正电路208。阻尼校正电路208，还与环路滤波器203连接，用于在根据指示信号确定锁相环电路未锁定的状态下，输出数字控制信号至环路滤波器203，以根据数字控制信号控制环路滤波器203中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比。
[0063]
具体的，图2中，f
ref
为锁相环电路的输入参考频率；f
div
为反馈分频器205的输出频率；up和dn为电荷泵202中pmos电流源和nmos电流源开关驱动信号；v
cp
为电荷泵202输出电压；vc为v
cp
经过滤波后的电压，该电压控制压控振荡器204的输出频率；f
vco
为压控振荡器204的输出频率，也可以为锁相环电路的输出频率；en_dfa为锁定检测电路206输出的指示信号。
[0064]
为便于理解，在对本技术实施例提供的锁相环电路进行具体的说明之前，首先从理论上说明本技术实施例提供的锁相环电路可以保持环路带宽自动跟随输入参考频率，同时，自动调整环路保证阻尼系数与环路带宽无关，保证锁相环电路的稳定性和响应性。
[0065]
继续参考上式2和上式3所给出的环路带宽ωn和阻尼系数ζ的关系式，进一步的，对于环振结构的压控振荡器204来说，一般其输出频率f
vco
与其偏置电流i
vco
之间满足以下关系：
[0066]ivco
＝βf
vco2
ꢀꢀ
(4)
[0067]
β为系数。
[0068]
假设反馈分频器的分频系数为n，则pll输出频率f
vco
与输入基准频率f
ref
之间满足f
vco
＝n*f
ref
。因此可以改写式(4)为：
[0069]ivco
＝βn2f
ref2
ꢀꢀ
(5)
[0070]
直接将式(4)经过一个固定镜像比例p电流镜后的电流作为电荷泵电流i
p
代入到式(2)中，带宽ωn虽然正比于f
ref
，但是表达式中还是存在分频系数n，这会导致：即使输入参考频率不变，修改pll输出频率f
vco
，也即是修改分频系数n，都会导致环路带宽发生变化。
[0071]
基于此，若存在一个数控电流源电路可以将i
vco
按镜像比例p镜像后的电流除以分频系数n，所得到的电流作为电荷泵的泵电流，则该电荷泵电流为：
[0072][0073]
并且，将上式(5)代入到式(2)中，得到环路带宽为：
[0074][0075]
其中k为简化后的系数。
[0076]
上式7表明：采用上述数控电流源电路的pll，若电容c1和压控振荡器增益k
vco
不变，则其环路带宽与输入参考频率成正比，与输出频率及分频系数无关。将式7代入到式3中，可以得到阻尼系数ζ为：
[0077][0078]
pll中，电容c1固定不变，若r1也固定不变，则阻尼系数与输入参考频率成正比，这是不希望看到的，因为阻尼系数表征环路的稳定性，一般恒定在1附近最佳。式8中，若电容c1不变，则唯一可以变化的量为电阻r1，若存在一种阻值与输入参考频率成反比的电阻，代入到式8中可以得到阻尼系数与输入参考频率f
ref
无关，调整其它参数可以保证阻尼系数恒定为1，与输入参考频率无关。
[0079]
本技术实施例提供的锁相环电路中，基于上述原理，数控电流源从压控振荡器中抽取电流并除以分频系数后作为电荷泵的泵电流，从而可以获得自动跟随输入参考频率的环路带宽，达到最佳的环路动态性能。并且，锁定检测电路检测环路是否稳定，其输出指示信号作为阻尼校正电路的使能信号。环路未锁定前，阻尼校正电路动态输出校正数据；环路锁定后，阻尼校正电路输出数据锁存不变。阻尼校正电路输出数字控制信号作为滤波器中零点补偿电阻的修调信号，从而自动调节阻尼系数与环路带宽无关，保持阻尼系数为恒定值。进而，即可使得该锁相环电路的稳定性和响应性较高。
[0080]
下面对锁相环电路各部分进行说明。
[0081]
首先对该锁相环电路的负反馈环路的工作过程进行说明。具体的，鉴频鉴相器201对输入参考频率f
ref
和反馈分频器205的输出频率f
div
进行相位检测，输出两路驱动信号up和dn。up和dn分别控制电荷泵202中的电流开关，若f
ref
与f
div
存在相位不对齐，则驱动up和dn从而改变电荷泵202的输出电压v
cp
。进而，v
cp
经过环路滤波器203滤波高频噪声后输出控制电压vc。控制电压vc控制压控振荡器204的输出频率，从而经过反馈分频器205分频后调整f
div
的相位使之逐渐与f
ref
的相位对齐。该负反馈环路的逻辑是：若f
div
超前f
ref
，则vc调整压
控振荡器204，使之输出频率降低也就是f
div
频率降低从而延迟f
div
相位，进而缩小f
div
与f
ref
的相位差，多个周期调整后f
div
与f
ref
的相位差达到最小，环路锁定；若f
div
落后f
ref
，则vc调整压控振荡器204，使之输出频率增加，也即是f
div
频率增加从而提前f
div
相位，进而缩小f
div
与f
ref
的相位差，多个周期调整后f
div
与f
ref
的相位差达到最小，环路锁定。
[0082]
下面继续对锁定检测电路206、数控电流源207和阻尼校正电路208进行说明。
[0083]
其中，数控电流源207的输入为压控振荡器204的输出电流。具体的，压控振荡器204的工作电流i
vco
由电流镜镜像出来，该镜像电流按照设定比例输入至数控电流源207。
[0084]
数控电流源207对压控振荡器204的输出电流执行除以一个固定十进制数n的操作，以得到数控电流源207的输出电流，且数控电流源207的输出电流输入至电荷泵202作为泵电流。其中，该固定十进制数n同时也是反馈分频器205的分频比。
[0085]
锁定检测电路206与鉴频鉴相器201以及阻尼校正电路208连接。其中，锁定检测电路206用于检测鉴频鉴相器201的内部节点，从而鉴别锁相环是否已经锁定。锁定检测电路206输出指示信号给阻尼系数校正电路，该指示信号可以表征锁相环电路是否锁定。
[0086]
阻尼系数校正电路的输入为锁相环电路的输入参考频率以及锁定检测电路206输出的指示信号。该阻尼校正电路208的作用是检测输入参考频率的大小，从而生成对应的数字控制信号并输入至环路滤波器203中，以控制环路滤波器203中零点补偿电阻的大小，从而使得控制环路滤波器203中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比，进而可以实现阻尼系数独立于输入参考频率。
[0087]
上述锁相环电路和时钟发生器，锁相环电路包括依次串联构成负反馈环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器，锁相环电路还包括锁定检测电路、数控电流源和阻尼校正电路；数控电流源，与压控振荡器和电荷泵连接，用于将压控振荡器的输出电流除以分频系数，得到数控电流源的输出电流，并将数控电流源的输出电流输出至电荷泵以作为电荷泵的泵电流；锁定检测电路，与鉴频鉴相器和阻尼校正电路连接，用于检测鉴频鉴相器的内部节点以确定锁相环电路是否锁定，并根据检测结果输出指示信号至阻尼校正电路；阻尼校正电路，还与环路滤波器连接，用于在根据指示信号确定锁相环电路未锁定的状态下，输出数字控制信号至环路滤波器，以根据数字控制信号控制环路滤波器中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比。由于数控电流源可将压控振荡器的输出电流除以分频系数，得到数控电流源的输出电流并输入至电荷泵以作为电荷泵的泵电流，而泵电流与环路带宽相关，这样，可使得锁相环电路的环路带宽与锁相环的输入参考频率成正比，环路带宽能够自适应输入参考频率，既能保证环路的稳定性也能使环路动态特性不变，提升系统响应速率。并且，通过阻尼校正电路输出数字控制信号控制环路滤波器中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比，使得环路的阻尼系数保持为恒定值，与输入参考频率无关，保证系统稳定性。同时，该锁相环电路也避免了传统电荷泵锁相环对输入参考频率范围要求苛刻的缺点，因此也可以作为通用的频率综合器广泛应用于片上soc(系统级芯片)中。
[0088]
在一个实施例中，阻尼校正电路208还用于在根据指示信号确定锁相环电路锁定的状态下，保持输出数字控制信号不变。
[0089]
本技术实施例中，当锁相环电路未锁定时，该阻尼校正电路208处于工作状态。而当锁相环电路锁定后，阻尼系数校正电路处于锁定状态，此时，其输出的信号锁定在之前的
值上，从而避免了对环路滤波器的噪声干扰。
[0090]
在一个实施例中，阻尼校正电路208，用于根据rc网络检测输入参考频率的大小，以根据输入参考频率的大小转化得到数字控制信号。
[0091]
如上文所说，该阻尼校正电路208需要生成数字控制信号并输入至环路滤波器203中，从而控制环路滤波器203中零点补偿电阻的大小。本技术实施例中，可选的，阻尼校正电路208可使用rc网络检测输入参考频率的大小。进而，基于所检测的输入参考频率的大小，转化为对应的多位数字控制信号，将该数字控制信号输入到环路滤波器203中，从而控制环路滤波器203中零点补偿电阻的大小。
[0092]
在一个实施例中，锁定检测电路206用于在检测到内部节点的相位差低于预设阈值的情况下确定锁相环电路锁定，在检测到内部节点的相位差不低于预设阈值的情况下确定锁相环电路未锁定。
[0093]
具体的，当一个pll未锁定时，参考时钟和反馈分频器205分频后的时钟存在相位差，使用异或门可以鉴别该相位差。异或门的原理是相同为0，不同为1。若存在相位差，则一个时钟周期内异或的结果是存在为1的脉冲。将这个脉冲转换为直流电压，判断这个直流电压的值的大小则可以判断相位对齐的程度。当pll完全锁定后，该为1的脉冲很窄，转换为直流值则很低，因此，通过设置一个阈值即可用来检测pll是否锁定。
[0094]
基于此，本技术的可选实施例中，锁定检测电路206检测鉴频鉴相器201的内部节点以确定锁相环电路是否锁定的方法可以为：锁定检测电路206检测内部节点的归一化相位差是否低至预设阈值，若低于该预设阈值，则表明环路已经锁定。否则，环路未锁定。其中，该相位差可以为归一化相位差。
[0095]
本技术实施例中，考虑到电荷泵202锁相环电路中无独立的基准电流源，电路在初始启动后有可能进入简并状态，因此该锁相环电路中还可设置启动电路209，保证环路的正常运行。下面对该启动电路209进行说明。
[0096]
在一个实施例中，如图3所示，该锁相环电路还包括启动电路209，启动电路209与反馈分频器205和压控振荡器204连接；启动电路209的输入信号为反馈分频器205输出的分频时钟信号；启动电路209，用于在检测到反馈分频器205未输出分频时钟信号的情况下，驱动压控振荡器204起振，以使锁相环正常运行。
[0097]
具体的，启动电路209的输入信号为反馈分频器205输出的分频时钟信号，启动电路209的输出信号用于驱动压控振荡器204的控制电压。
[0098]
启动电路209的功能是当检测到反馈分频器205无时钟输出时，驱动压控振荡器204的驱动电压，使压控振荡器204快速起振，从而数控电流源207接收到输入电流，输出一定电流让电荷泵202正常工作，从而环路工作点建立。
[0099]
可选的，当环路工作点建立后，启动电路209接收到有效的反馈分频器205输出时钟，启动电路209则自动关闭。
[0100]
在本技术的一个可选的实施例中，启动电路209具体用于在检测到反馈分频器205未输出分频时钟信号的情况下，输出逻辑控制信号，以通过逻辑控制信号控制压控振荡器204的电压为预设电压值，其中，预设电压值对应压控振荡器204的启动电流。
[0101]
具体的，启动电路209检测到没有分频时钟信号时，可输出一个逻辑控制信号0。通过串联一个电阻，直接将压控振荡器204的控制电压拉到一个是压控振荡器204可以获得电
流的值上去，也即是，拉到预设电压值上。其中，预设电压值可根据实际情况而定，可以使得压控振荡器204产生启动电流并基于该启动电流启动即可。
[0102]
上文对本技术实施例提供的锁相环电路的原理以及各组成部分的连接关系和工作过程进行了说明，下面分别针对本技术实施例提供的数控电流源207、环路滤波器203、阻尼校正电路208以及启动电路209的一种可实现的结构，进行示例性说明。
[0103]
在一个实施例中，如图4所示，示出了本技术实施例提供的一种数控电流源的结构示意图。该数控电流源207包括n个电流除法电路、n+1个第一开关、第一nmos管和第二nmos管；第一nmos管的漏极与电流输出端连接、第一nmos管的栅极与电流输入端连接，第一nmos管的源级接地；第二nmos管的栅极和漏极与电流输入端连接，第二nmos管的源级与第1个第一开关的一端连接；n个电流除法电路中的第k个电流除法电路包括nmos管mnk1、mnk2和mnk3以及pmos管mpk1和mpk2，mnk1的漏极与mpk1的栅极、mpk1的漏极以及mpk2的栅极连接，mnk1的源级接地；
[0104]
mpk1的源级与电源连接；mpk2的源级与电源连接，mpk2的漏极与mnk2的漏极、mnk2的栅极以及mnk3的栅极连接；mnk3的漏极与电流输入端连接，mnk3的源级与第k+1个开关的一端连接；若k等于1，mnk1的栅极与第二nmos管的栅极连接；若k不等于1，mnk1的栅极与mn(k-1)3的栅极连接；各第一开关的另一端接地。
[0105]
具体的，基于上文分析可知，压控振荡器204的输出电流需要除以一个系数n，因此该系统需要一个电流除法电路作为数控电流源207。如图5所示出的传统技术中的电流除法电路，i
in
为电流输入端，来自于压控振荡器204，i
out
为电流输出端，输入到电荷泵中。两个电流之间满足以下函数关系：
[0106][0107]
其中，电流除法电路总的控制信号为div《n-1:0》，逻辑1表示开关导通，逻辑0表示开关断开，与sk开关一一对应。sk(k＝0,1,2,3......n-1)表示对应的开关器件。w/l是单位器件的宽长比。
[0108]
传统的电流除法电路其存在的缺点是电流镜管之间的尺寸是按照2倍倍增，因此，若电流除法电路中的开关器件数量n的值比较大，则最后一个开关器件对应的电流镜管的尺寸与第一个开关器件之间的差距非常大，从而导致电路面积很大。为了解决该问题，本技术实施例提出了一种图4所示的新的小尺寸的电流除法电路，应用于该数控电流源207中，达到较好的面积节约效果。
[0109]
参考图4所示，第一nmos管为输出电流镜nmos管mb，其漏极接电流输出端i
out
，源极接地，栅极接电流输入端i
in
。sk(k＝0,1,2,3......n-1)表示第一开关，其中，s0为第1个第一开关，s1为第2个第一开关，s
,k
为第k+1个第一开关。
[0110]
第二nmos管为图4中的m
n0
，其栅极和漏极都接电流输入端i
in
，源极接第1个第一开关s0的一端。并且，第1个第一开关s0的另一端接地。
[0111]
定义k＝1,2,3
…
n-1，则m
nk1
，m
nk2
,m
nk3
，m
pk1
,m
pk2
组成一个电流除2电路(也即是电流除法电路)，该电路称为第k个电流除法电路。其中，m
nk1
接第k-1个电流除2电路的m
n(k-1)3
的栅极。
[0112]
对于k＝1，m
n11
接m
n0
的栅极。在第k个电流除2电路中，m
nk1
的源极接地，漏极接m
pk1
的栅极和漏极以及m
pk2
的栅极。m
pk1
的源极接电源v
dd
。m
pk2
的源极接电源v
dd
，漏极接m
nk2
和栅极和漏极和m
nk3
的栅极；m
nk2
的源极接地；m
nk3
的源极接开关sk的一端，漏极接i
in
；开关sk的另一端接地。
[0113]
图4所示出的本技术实施例提供的数控电流源207，所有nmos的尺寸都是w/l。是图5的nmos数量的3倍，但是图5的nmos的总面积是2nw l，而图4中的nmos的总面积是3wl，因此若n大于3，即可获得较好的面积节约效果。其中，m
p(k-1)2
与m
p(k-1)1
的尺寸比值是2，因此m
p(k-1)2
的电流是m
p(k-1)1
电流的两倍，也即m
n(k-1)3
的电流是m
n(k-1)1
的电流的两倍，其中k＝0,1,2......n-1。
[0114]
本技术实施例提出的数控电流源，其采用新的级联电流除法电路，实现输出电流为输入电流除以分频系数对应的十进制数。与传统的电流除法电路相比，其面积和复杂度大大降低。
[0115]
可以理解，上述数控电流源还可以采用其他形式，而不限于上述实施例已经提到的形式，只要其能够达到完成本技术实施例中数控电流源所实现的功能即可。
[0116]
在一个实施例中，如图6所示，示出了本技术实施例提供的一种环路滤波器的结构示意图。该环路滤波器203包括m个串联的可调电路、第一电容和第二电容；其中，各可调电路包括并联的补偿电阻和第二开关，各补偿电阻的阻值依次为单位补偿电阻的2
l
倍，l＝0,1,2
……
,m-1，m为环路滤波器203输入的控制信号比特数，m为大于等于1的正整数；m个串联的可调电路中的第一个可调电路的一端接地，另一端与第二个可调电路的一端连接；m个串联的可调电路中的第m个可调电路的一端与第m-1个可调电路的一端连接，另一端与第一电容的一端连接；第一电容的另一端与第二电容的一端连接，第二电容的另一端接地。
[0117]
其中，该环路滤波器203为带有可修调电阻结构的二阶环路滤波器203。如图6所示，c1为第一电容，c2为第二电容。第一个可调电路包括并联的补偿电阻rc和第二开关s0；第m个可调电路包括并联的补偿电阻2
m-1
rc和第二开关s
m-1
；其他可调电路类似，不再赘述。
[0118]
具体的，单个rc表征单位补偿电阻。sk(k＝0,1,2......m-1)表示对应的开关器件。总的控制信号为rt《m-1:0》。逻辑1表示开关导通，逻辑0表示开关断开，与sk开关一一对应。等效串入电路中的电阻值为：
[0119][0120]
m为大于等于1的正整数，代表输入的m比特数字控制信号。
[0121]
第一电容c1的上端为电荷泵202输出端v
cp
或者压控振荡器204的输入端vc，其下极板接2
m-1
rc的上端和s
m-1
的上端。若m＝1，则第1个电阻rc的下端和第1个开关s1的下端接地；若m大于1，则第m-1个电阻2
m-1
rc的下端和第m-1个开关s
m-1
的下端并联后连接到第m-2个电阻2
m-2
rc的上端和第m-2个开关s
m-2
的上端。
[0122]
可以理解，上述环路滤波器还可以采用其他形式，而不限于上述实施例已经提到的形式，只要其能够达到完成本技术实施例中环路滤波器所能实现的功能即可。
[0123]
在一个实施例中，阻尼校正电路208基于逐次逼近逻辑得到数字控制信号。
[0124]
也即是，本技术实施例中，该阻尼校正电路208可实现逐次逼近逻辑，从而自动调节环路滤波器203补偿电阻实现了阻尼系数与环路带宽无关。
[0125]
请参考图7，示出了本技术实施例提供的一种可实现的阻尼校正电路的结构示意图。阻尼校正电路208包括w个第一d触发器、w个延迟单元、w个与门、第三开关、w个电容电路、比较器、w个第二d触发器、w个第三d触发器以及积分电阻；其中，与门为三输入与门电路，电容电路包括第四开关和第五电容，第四开关的一端和第五电容的一端连接；各第一d触发器的ck端的输入信号为输入参考频率；对于w个第一d触发器中的第s个第一d触发器，若s等于1，第s个第一d触发器的q端与最后一个第一d触发器的d端连接；若s不等于1，第s个第一d触发器的q端与第s-1个第一d触发器的d端连接；各第一d触发器的qb端分别与各延迟单元的输入端连接；各延迟单元的输出端分别与各与门的第一输入端连接；各与门的第二输入端并联且与第三开关连接；各与门的第三输入端分别与各第二d触发器的q端连接；各与门的输出端分别与各电容电路中的第四开关的另一端连接；第三开关的一端与比较器的同相端连接，另一端接电源；各电容电路中的第五电容的另一端并联且与比较器的同相端连接；积分电阻的一端与比较器的同相端连接，另一端接地；比较器的反相端接电源，比较器的输出端与各第二d触发器的d端连接；各第二d触发器的q端分别与各第三d触发器的d端连接；各第三d触发器的ck端输入为采样信号；各第三d触发器的q端输出数字控制信号。
[0126]
其中，阻尼校正电路208的输入为pll的输入参考频率f
ref
，阻尼校正电路208的输出为m比特的二进制信号rt《m-1:0》，也即是数字控制信号。
[0127]
dff0至dff(m-1)即为w个第一d触发器，产生均匀序列信号din《m-1:0》，具体波形请参考图8中的同名信号。其中，各dffk的q端接到dffk-1的d端，dff0的q端接dffm-1的d端，组成一个环形计数器。dffk的qb端输出为din《k》。
[0128]
din《m-1:0》分别输入至w个延迟单元dl0《m-1:0》，w个延迟单元dl0《m-1:0》输出信号do《m-1:0》分别输入到w个三输入与门and《m-1:0》的一组输入端。具体的，经w个延迟单元dl0后与f
ref
的反相信号f
refb
及反馈信号fb《m-1:0》进行与操作。共含有w个三输入与门and，输出的控制信号为sw《m-1:0》，其分别控制开关电容阵列c0～2
m-1
c0的导通与否，其中对应的开关分别sw《m-1:0》，逻辑0表示开关导通。r0是积分电阻。其中，c0至2
m-1
c0和sw《0》至sw《m-1》构成w个电容电路，具体的，第一个电容电路中的第四开关为sw《0》，第五电容为c0；第w个电容电路中的第四开关为sw《m-1》，第五电容为2
m-1
c0。第三开关为sw-rt，f
refb
控制sw_rt。
[0129]
cmp是比较器，dffs1和dsffs 2为带有异步置1功能的d触发器。其中，单个比较器cmp的同相端接vp，反相端接v
dd
/2，输出信号cpo接到w个第二d触发器dffs1《m-1:0》的d输入端。
[0130]
其中，一个dffs1即为一个第二d触发器，阻尼校正电路208中共w个dffs1；一个dffs2即为一个第三d触发器，阻尼校正电路208中共w个df fs2。各第三d触发器dffs2的ck端都接采样信号samp，q端分别输出数字控制信号rt《m-1:0》。
[0131]
dffs1的sb端输入为0，q端输入为1。具体波形如图8所示。
[0132]
阻尼校正电路208输出二进制数据rt《m-1:0》转换为十进制数为：
[0133][0134]
经过rt《m-1:0》数据修调后的环路滤波器203电阻的值为：
[0135]
[0136]
将式12带入式8中，可得：
[0137][0138]
可见，阻尼系数与f
ref
无关。
[0139]
可以理解，上述阻尼校正电路还可以采用其他形式，而不限于上述实施例已经提到的形式，只要其能够达到完成本技术实施例中阻尼校正电路所能实现的功能即可。
[0140]
需要说明的是，为使得电路图更加清晰，图中并未完全示出多个dl0和多个and与其他元件的具体连接线路，且各dl0采用重叠后的一个dl0作为示意，各and采用重叠后的一个and作为示意。
[0141]
本技术实施例提供的初始化使能的阻尼校正电路，其采样输入参考频率并转化为对应的数字控制信号，该数字控制信号控制环路滤波器中的零点补偿电阻，从而在带宽自动跟随输入参考频率变化情况下自动调节零点补偿电阻的大小从而保持阻尼系数基本不变。
[0142]
在一个实施例中，如图9所示，示出了本技术实施例提供的一种启动电路的结构示意图。启动电路209包括第一反相器、第二反相器、第一pmos管、第二pmos管、第三电容、第四电容、恒流源以及触发器；第一反相器的输入信号为分频时钟信号，第二反相器的输入端与第一反相器的输出端连接；第一pmos管的源级接地，第一pmos管的栅极与第二反相器的输出端连接，第一pmos管的漏极与第三电容的一端以及第二pmos管的源级连接；第二pmos管的栅极与第一反相器的输出端连接，第二pmos管的漏极与第四电容的一端、恒流源的输入端以及触发器的输入端连接；第三电容的另一端、第四电容的另一端以及恒流源的输出端接地；触发器的输出信号为逻辑控制信号。
[0143]
具体的，该启动电路209为一种时钟检测电路。其中，第一反相器inv1的输入为反馈分频器205的输出时钟clk_div，输出为信号a。第二反相器inv2的输入为信号a，输出为信号b。
[0144]
第一pmos开关管sw1的源极接电源v
dd
，栅极接信号b，漏极接信号n1(也即与第三电容ca的一端连接)。第二pmos开关管sw2的源极接信号n1，栅极接信号a(也即与第一反相器的输出端连接)，漏极接信号n2(也即与第四电容cb的一端连接)；第三电容ca的上极板接信号n1，下极板接地；第四电容电容cb的上极板接信号n2，下极板接地；恒流源idn的电流朝向为从n2流往地；触发器schm的输入为信号n2，输出为out。可选的，触发器可以为施密特触发器。
[0145]
反向时钟a和b分别驱动pmos开关管sw1和sw2。v
dd
为电源电压，i
dn
为对地电流沉，n1和n2为电路节点，out为输出信号。
[0146]
若clkdiv不存在时钟，即clkdiv为1或者0不变，a和b保持静态。若a＝1，b＝0，则n2与节点n1之间断开，即使c2上有初始电荷，n2节点电压最终还是被idn下拉到0，out＝0；如果a＝0，b＝1，n2与n1短路，因此ca与cb电容共享电荷，电压相等，但是sw1断开，因此无电荷注入到ca和cb上，由于idn的作用，n2或者n1节点电压最终还是被下拉到0，out＝0。如果clkdiv存在时钟信号，则a和b交替翻转，ca将电源上的电荷转移到cb上，抬高了节点n2电压，如果其平均注入电流大于idn，则n2最终被拉到接近于电源电压，out＝1。上述电路实现了检测输入clkdiv是否存在，不过存在一个最低允许输入频率，因为平均注入电流与clkdiv的频率成正比，该电流必须大于idn。低于该最低允许输入频率电路无法正常工作。
[0147]
可以理解，上述启动电路还可以采用其他形式，而不限于上述实施例已经提到的形式，只要其能够达到完成本技术实施例中启动电路所能实现的功能即可。
[0148]
在一个实施例中，本技术还提供了一种时钟发生器，时钟发生器包括如上述任一实施例中所述的锁相环电路。
[0149]
上述锁相环电路可以应用于时钟发生器中，该时钟发生器可应用于各类电子系统中，在此不做具体限定。
[0150]
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
[0151]
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0152]
以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本技术范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术的保护范围应以所附权利要求为准。

技术特征：
1.一种锁相环电路，其特征在于，所述锁相环电路包括依次串联构成负反馈环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器，所述锁相环电路还包括锁定检测电路、数控电流源和阻尼校正电路；所述数控电流源，与所述压控振荡器和所述电荷泵连接，用于将所述压控振荡器的输出电流除以分频系数，得到所述数控电流源的输出电流，并将所述数控电流源的输出电流输出至所述电荷泵以作为所述电荷泵的泵电流；所述锁定检测电路，与所述鉴频鉴相器和所述阻尼校正电路连接，用于检测所述鉴频鉴相器的内部节点以确定所述锁相环电路是否锁定，并根据检测结果输出指示信号至所述阻尼校正电路；所述阻尼校正电路，还与所述环路滤波器连接，用于在根据所述指示信号确定所述锁相环电路未锁定的状态下，输出数字控制信号至所述环路滤波器，以根据所述数字控制信号控制所述环路滤波器中的零点补偿电阻的电阻值与所述锁相环电路的输入参考频率成反比。2.根据权利要求1所述的锁相环电路，其特征在于，所述阻尼校正电路还用于在根据所述指示信号确定所述锁相环电路锁定的状态下，保持所述输出数字控制信号不变。3.根据权利要求1所述的锁相环电路，其特征在于，所述阻尼校正电路，用于根据rc网络检测所述输入参考频率的大小，以根据所述输入参考频率的大小转化得到所述数字控制信号。4.根据权利要求1所述的锁相环电路，其特征在于，所述锁定检测电路用于在检测到所述内部节点的相位差低于预设阈值的情况下确定所述锁相环电路锁定，在检测到所述内部节点的相位差不低于所述预设阈值的情况下确定所述锁相环电路未锁定。5.根据权利要求1所述的锁相环电路，其特征在于，所述锁相环电路还包括启动电路，所述启动电路与所述反馈分频器和所述压控振荡器连接；所述启动电路的输入信号为所述反馈分频器输出的分频时钟信号；所述启动电路，用于在检测到所述反馈分频器未输出分频时钟信号的情况下，驱动所述压控振荡器起振，以使所述锁相环正常运行。6.根据权利要求5所述的锁相环电路，其特征在于，所述启动电路，具体用于在检测到所述反馈分频器未输出分频时钟信号的情况下，输出逻辑控制信号，以通过所述逻辑控制信号控制所述压控振荡器的电压为预设电压值，其中，所述预设电压值对应所述压控振荡器的启动电流。7.根据权利要求1至6任一所述的锁相环电路，其特征在于，所述数控电流源包括n个电流除法电路、n+1个第一开关、第一nmos管和第二nmos管；所述第一nmos管的漏极与电流输出端连接、所述第一nmos管的栅极与电流输入端连接，所述第一nmos管的源级接地；所述第二nmos管的栅极和漏极与所述电流输入端连接，所述第二nmos管的源级与第1个第一开关的一端连接；所述n个电流除法电路中的第k个电流除法电路包括nmos管mnk1、mnk2和mnk3以及pmos管mpk1和mpk2，所述mnk1的漏极与所述mpk1的栅极、所述mpk1的漏极以及所述mpk2的栅极连接，所述mnk1的源级接地；所述mpk1的源级与电源连接；所述mpk2的源级与电源连接，所
述mpk2的漏极与所述mnk2的漏极、所述mnk2的栅极以及所述mnk3的栅极连接；所述mnk3的漏极与所述电流输入端连接，所述mnk3的源级与第k+1个开关的一端连接；若k等于1，所述mnk1的栅极与所述第二nmos管的栅极连接；若k不等于1，所述mnk1的栅极与mn(k-1)3的栅极连接；各所述第一开关的另一端接地。8.根据权利要求1至6任一所述的锁相环电路，其特征在于，所述环路滤波器包括m个串联的可调电路、第一电容和第二电容；其中，各所述可调电路包括并联的补偿电阻和第二开关，各所述补偿电阻的阻值依次为单位补偿电阻的2
l
倍，l＝0,1,2
……
,m-1，m为所述环路滤波器输入的控制信号比特数，m为大于等于1的正整数；所述m个串联的可调电路中的第一个可调电路的一端接地，另一端与第二个可调电路的一端连接；所述m个串联的可调电路中的第m个可调电路的一端与第m-1个可调电路的一端连接，另一端与所述第一电容的一端连接；所述第一电容的另一端与所述第二电容的一端连接，所述第二电容的另一端接地。9.根据权利要求1至6任一所述的锁相环电路，其特征在于，所述阻尼校正电路基于逐次逼近逻辑得到所述数字控制信号。10.根据权利要求9所述的锁相环电路，其特征在于，所述阻尼校正电路包括w个第一d触发器、w个延迟单元、w个与门、第三开关、w个电容电路、比较器、w个第二d触发器、w个第三d触发器以及积分电阻；其中，所述与门为三输入与门电路，所述电容电路包括第四开关和第五电容，所述第四开关的一端和所述第五电容的一端连接；各所述第一d触发器的ck端的输入信号为所述输入参考频率；对于所述w个第一d触发器中的第s个第一d触发器，若s等于1，所述第s个第一d触发器的q端与最后一个第一d触发器的d端连接；若s不等于1，所述第s个第一d触发器的q端与第s-1个第一d触发器的d端连接；各所述第一d触发器的qb端分别与各所述延迟单元的输入端连接；各所述延迟单元的输出端分别与各所述与门的第一输入端连接；各所述与门的第二输入端并联且与所述第三开关连接；各所述与门的第三输入端分别与各所述第二d触发器的q端连接；各所述与门的输出端分别与各所述电容电路中的第四开关的另一端连接；所述第三开关的一端与所述比较器的同相端连接，另一端接电源；各所述电容电路中的第五电容的另一端并联且与所述比较器的同相端连接；所述积分电阻的一端与所述比较器的同相端连接，另一端接地；所述比较器的反相端接电源，所述比较器的输出端与各所述第二d触发器的d端连接；各所述第二d触发器的q端分别与各所述第三d触发器的d端连接；各所述第三d触发器的ck端输入为采样信号；各所述第三d触发器的q端输出所述数字控制信号。11.根据权利要求6所述的锁相环电路，其特征在于，所述启动电路包括第一反相器、第二反相器、第一pmos管、第二pmos管、第三电容、第四电容、恒流源以及触发器；所述第一反相器的输入信号为所述分频时钟信号，所述第二反相器的输入端与所述第一反相器的输出端连接；
所述第一pmos管的源级接地，所述第一pmos管的栅极与所述第二反相器的输出端连接，所述第一pmos管的漏极与所述第三电容的一端以及所述第二pmos管的源级连接；所述第二pmos管的栅极与所述第一反相器的输出端连接，所述第二pmos管的漏极与所述第四电容的一端、所述恒流源的输入端以及所述触发器的输入端连接；所述第三电容的另一端、所述第四电容的另一端以及所述恒流源的输出端接地；所述触发器的输出信号为所述逻辑控制信号。12.一种时钟发生器，其特征在于，所述时钟发生器包括如权利要求1至11任意一项所述的锁相环电路。

技术总结
本申请涉及一种锁相环电路和时钟发生器。锁相环电路包括依次串联构成负反馈环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器，以及锁定检测电路、数控电流源和阻尼校正电路；数控电流源用于将压控振荡器的输出电流除以分频系数，得到数控电流源的输出电流，并输出至电荷泵以作为电荷泵的泵电流；锁定检测电路用于检测鉴频鉴相器的内部节点以确定锁相环电路是否锁定，并根据检测结果输出指示信号至阻尼校正电路；阻尼校正电路用于在根据指示信号确定锁相环电路未锁定的状态下，输出数字控制信号至环路滤波器，以控制环路滤波器中的零点补偿电阻的电阻值与锁相环电路的输入参考频率成反比。该锁相环电路稳定性较高且响应性能好。高且响应性能好。高且响应性能好。


技术研发人员：徐华超
受保护的技术使用者：广州安凯微电子股份有限公司
技术研发日：2023.04.19
技术公布日：2023/8/9