一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程的制作方法

一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程
技术领域
1.本技术涉及半导体制造领域，尤其涉及一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程。


背景技术：

2.碳化硅晶体中存在基晶面位错，在一定条件下，基晶面位错可以转化为堆垛层错。当碳化硅功率mosfet器件中的体二极管导通时，在双极性运行下，电子-空穴的复合会使堆垛层错继续扩展，发生双极性退化。这一现象使得碳化硅功率mosfet器件的导通压电阻增大，阻断模式下的漏电流增大，碳化硅功率mosfet器件中的体二极管的导通压降增大，从而降低碳化硅功率mosfet器件的可靠性。
3.在实际的电路应用中，为了避免双极性退化，一般使用外部反向并联肖特基二极管来抑制功率mosfet器件中的体二极管。然而，出于成本的考虑，我们可以将结势垒肖特基二极管嵌入到功率mosfet器件中的有源区结构中，同时整个器件共用同一个的终端结构，这样一来，可以减小总芯片尺寸，降低成本。
4.而对于内部集成结势垒肖特基二极管的碳化硅沟槽型功率mosfet器件，结势垒肖特基结构和mosfet结构共同占用器件的有源区部分，因此二者存在折中与权衡的矛盾关系。若二者失衡，则会导致较大的mosfet导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱，降低器件的综合电学性能。


技术实现要素：

5.本技术实施例提供了一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程，用于解决如下技术问题：结势垒肖特基结构和mosfet结构共同占用器件的有源区部分，若二者失衡，会导致较大的mosfet导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱，降低器件的可用性。
6.本技术实施例采用下述技术方案：
7.一方面，本技术实施例提供了一种集成结势垒肖特基的沟槽型功率mosfet器件，mosfet器件包括：外延层，、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂p型区域；其中，所述外延层为n型半导体；所述阱区为p型半导体，所述源极区域为n型半导体；所述阱区与所述外延层形成第一pn结；所述源极区域与所述阱区形成第二pn结；所述第一高掺杂p型区域的离子注入深度大于所述源极区域的离子注入深度；所述沟槽位于两个相邻的源极区域之间，所述沟槽的截面呈u形，底部拐角处为圆角；两个第二高掺杂p型区域分别包裹所述沟槽底部的两个圆角及部分沟槽底部区域；所述第二高掺杂p型区域与所述外延层形成第三pn结；所述沟槽底部的两个第二高掺杂p型区域之间形成结势垒肖特基区域；所述结势垒肖特基区域中包括一个或多个环状高掺杂p型区域；所述阱区与相邻的第二高掺杂p型区域之间形成结型场效应管jfet区域。
8.本技术实施例通过将肖特基二极管嵌入到mosfet有源区结构中，使肖特基二极管和mosfet器件共用一个结构，以使mosfet器件不需要再外部并联一个肖特基二极管，减小集成芯片的尺寸。
9.在一种可行的实施方式中，所述结势垒肖特基区域以及所述jfet区域的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度；所述jfet区域的宽度以及所述环状高掺杂p型区域之间的间距均在[0.8μm～5μm]区间内取值。
[0010]
在一种可行的实施方式中，所述mosfet器件还包括第一接触金属；所述第一接触金属覆盖于所述第一高掺杂p型区域的表面，与所述第一高掺杂p型区域形成欧姆接触；所述第一接触金属的两端同时与所述源极区域形成欧姆接触，以抑制所述mosfet器件内部的寄生双极晶体管效应。
[0011]
在一种可行的实施方式中，所述mosfet器件还包括第二接触金属；所述第二接触金属位于所述沟槽的底部，且覆盖于所述结势垒肖特基区域的表面，与所述结势垒肖特基区域形成肖特基接触；所述第二接触金属的两端与所述第二高掺杂p型区域形成欧姆接触。
[0012]
本技术实施例通过将两种接触金属设计为分开的结构，可以更加方便地对两种接触金属分别进行不同的工艺处理，两者之间不产生干扰，从而降低mosfet器件的制作难度，提高器件加工的成功率，减少加工失败的器件数量。
[0013]
在一种可行的实施方式中，所述mosfet器件还包括绝缘栅极氧化层；所述绝缘栅极氧化层覆盖于所述沟槽的侧壁全部区域以及底面局部区域；其中，所述底面局部区域不包含所述沟槽的底面中部区域。
[0014]
在一种可行的实施方式中，在所述沟槽被栅极绝缘氧化层覆盖的区域形成的空间中，填充有栅极导电多晶硅；所述栅极导电多晶硅背离所述沟槽底部的表面与所述外延层的平台高度齐平。
[0015]
在一种可行的实施方式中，所述栅极导电多晶硅外包裹有绝缘介质层；所述绝缘介质层的一端位于部分第二高掺杂p型区域的上方，另一端位于部分源极区域的上方。
[0016]
在一种可行的实施方式中，所述绝缘介质层、第一接触金属以及第二接触金属上，覆盖有源极电极；所述源极电极与所述第一接触金属以及所述第二接触金属相接触；所述绝缘介质层将所述栅极导电多晶硅与所述源极电极隔开。
[0017]
在一种可行的实施方式中，所述mosfet器件还包括：碳化硅衬底，所述碳化硅衬底位于所述外延层的另一个表面；所述碳化硅衬底为n型半导体；所述碳化硅衬底中的离子掺杂浓度高于所述外延层中的离子掺杂浓度；所述碳化硅衬底背离所述外延层的一面覆盖有所述mosfet器件的漏极电极；其中，所述漏极电极为欧姆金属。
[0018]
另一方面，本技术实施例还提供了一种集成结势垒肖特基的沟槽型功率mosfet器件工艺流程，所述工艺流程包括如下步骤：s1.形成碳化硅衬底，并在碳化硅衬底的一面形成外延层；s2.在外延层的表面形成第二导电类型的阱区；s3.在含有第二导电类型的阱区内部形成多个高掺杂的第一导电类型的源极区域；其中，第一导电类型为n型，第二导电类型为p型；s4.在外延层的表面形成多个沟槽；s5.在沟槽的侧壁形成加强型第一导电类型的jfet区域，底部形成加强型第一导电类型的结势垒肖特基区域；s6.在沟槽底部形成多个第二高掺杂p型区域和环状高掺杂p型区域，在平台表面形成多个第一高掺杂p型区域；s7.在沟槽的底部和侧壁形成绝缘栅极氧化层；s8.在沟槽内部的局部区域形成栅极导电多晶硅，
并且其高度接近与外延层平台齐平的位置；s9.在器件的表面形成多个绝缘介质层；s10.在器件表面的高掺杂第一导电类型的源极区域和第一高掺杂p型区域上方形成第一接触金属；s11.在沟槽底部的结势垒肖特基区域上方形成第二接触金属；s12.在器件的顶部形成源极电极；s13.在碳化硅衬底的另一面形成漏极电极。
[0019]
本技术实施例提供的一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程，将结势垒肖特基二极管集成于沟槽型功率mosfet的有源区结构中，实现了结势垒肖特基二极管和沟槽型功率mosfet二者性能的折中与权衡。可以实现较高的沟道宽度和jfet区域总面积，使mosfet和肖特基二极管同时实现较低的导通损耗，提高了器件的综合电学性能。
附图说明
[0020]
为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0021]
图1为本技术实施例提供的一种集成结势垒肖特基的沟槽型功率mosfet器件有源区截面图；
[0022]
图2为本技术实施例提供的一种工艺流程图第1步示意图；
[0023]
图3为本技术实施例提供的一种工艺流程图第2步示意图；
[0024]
图4为本技术实施例提供的一种工艺流程图第3步示意图；
[0025]
图5为本技术实施例提供的一种工艺流程图第4步示意图；
[0026]
图6为本技术实施例提供的一种工艺流程图第5步示意图；
[0027]
图7为本技术实施例提供的一种工艺流程图第6步示意图；
[0028]
图8为本技术实施例提供的一种工艺流程图第7步示意图；
[0029]
图9为本技术实施例提供的一种工艺流程图第8步示意图；
[0030]
图10为本技术实施例提供的一种工艺流程图第9步示意图；
[0031]
图11为本技术实施例提供的一种工艺流程图第10步示意图；
[0032]
图12为本技术实施例提供的一种工艺流程图第11步示意图；
[0033]
图13为本技术实施例提供的一种工艺流程图第12步示意图；
[0034]
附图标记说明：
[0035]
101、碳化硅衬底；102、外延层；103、阱区；104、源极区域；105、第一高掺杂p型区域；106、绝缘栅极氧化层；107、栅极导电多晶硅；108、绝缘介质层；109、第一接触金属；110、第二接触金属；111、源极电极；112、漏极电极；113、jfet区域；114、结势垒肖特基区域；115、第一pn结；116：第二pn结；117、沟槽；118、第二高掺杂p型区域；119、第三pn结；120、环状高掺杂p型区域。
具体实施方式
[0036]
为了使本技术领域的人员更好地理解本技术中的技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施
例仅仅是本技术一部分实施例，而不是全部的实施例。基于本说明书实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
[0037]
本技术实施例提供了一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程，将结势垒肖特基二极管嵌入到功率mosfet器件中的有源区，使肖特基二极管和功率mosfet二极管共用同一个终端结构，以减小集成芯片的尺寸，降低成本。
[0038]
图1为本技术实施例提供的一种集成结势垒肖特基的沟槽型功率mosfet器件有源区截面图，如图1所示，mosfet器件具体包括：外延层102，外延层平台表面的多个阱区103、位于每个阱区103内部的源极区域104，以及位于每个源极区域104中心位置的第一高掺杂p型区域105。其中，外延层102为n型半导体，阱区103为p型半导体，源极区域104为n型半导体。
[0039]
阱区103位于外延层102的平台表面，与外延层102形成第一pn结115；源极区域104位于阱区背离外延层102的一侧，并与阱区103形成第二pn结116。第一高掺杂p型区域105的离子注入深度大于源极区域104的离子注入深度，在图1中体现为第一高掺杂p型区域105的高度比源极区域104的高度更高。
[0040]
进一步地，在相邻的源极区域104之间存在沟槽117，沟槽117的截面呈u形，且底部拐角处为圆角。两个第二高掺杂p型区域118位于沟槽117底部，分别包裹沟槽117底部的两个圆角及部分沟槽底部区域。第二高掺杂p型区域118与外延层102形成第三pn结119。
[0041]
进一步地，如图1所示，沟槽117底部的两个第二高掺杂p型区域118之间形成结势垒肖特基区域114；结势垒肖特基区域114中包括一个或多个环状高掺杂p型区域120以及若干个肖特基子区域。阱区103与相邻的第二高掺杂p型区域118之间形成结型场效应管jfet区域113。
[0042]
源极区域104的离子注入深度小于阱区103的离子注入深度，第一高掺杂p型区域105离子注入深度大于源极区域104的离子注入深度。
[0043]
在一个实施例中，阱区103的离子掺杂浓度范围为：5e15cm-3
～1e19cm-3
。源极区域104的离子掺杂浓度范围为：1e18cm-3
～1e22cm-3
。第一高掺杂p型区域105以及第二高掺杂p型区域118的离子掺杂浓度范围为：1e18cm-3
～1e22cm-3
。
[0044]
进一步地，jfet区域113的宽度n和离子注入浓度，需要保证mosfet具有较小的导通压降，并且在阻断模式下，阱区和相邻的第二高掺杂p型区域间可以起到有效的电场屏蔽效应作用，确保器件的可靠性。同理，结势垒肖特基区域114中每个肖特基子区域的离子注入浓度和宽度s，需要保证结势垒肖特基二极管具有足够的电流导通能力，并且在阻断模式下，第二高掺杂p型区域118和相邻的第三高掺杂p型区域120间可以起到有效的电场屏蔽效应作用，确保器件的可靠性。因此，本技术的设计中，结势垒肖特基区域114以及jfet区域113的离子掺杂浓度均大于或等于外延层102的离子掺杂浓度。jfet区域113的宽度n以及结势垒肖特基区域114中每个肖特基子区域的宽度s均在[0.8μm～5μm]区间内取值。实验表明，这样设计可以使mosfet器件具有较小的导通压降，以及在阻断模式下，相邻的阱区间可以起到有效的电场屏蔽作用。
[0045]
在一个实施例中，jfet区域113和结势垒肖特基区域114的离子掺杂浓度范围为：1e15cm-3
～5e17cm-3
。
[0046]
进一步地，mosfet器件10还包括第一接触金属109与第二接触金属110。如图1所示，第一接触金属109为欧姆接触金属，覆盖于第一高掺杂p型区域105的表面，与第一高掺杂p型区域105形成欧姆接触。为了抑制mosfet器件内部的寄生双极晶体管效应，将第一接触金属109的两端同时与源极区域104之间也形成欧姆接触。第二接触金属110为肖特基接触金属，位于沟槽117的底部中央位置，且覆盖于结势垒肖特基区域114的表面，与结势垒肖特基区域114形成肖特基接触。第二接触金属110的两端与相接触的第二高掺杂p型区域118之间形成欧姆接触。
[0047]
如果将两片接触金属连接在一起，通过合适的接触金属设计和高温退火温度，可以使两片金属同时形成欧姆接触和肖特基接触，这样可以简化工艺流程，但弊端是实际器件生产中，同时形成良好的欧姆接触和肖特基接触不容易，因此可能会导致失败率增大，带来器件良率的牺牲。因此，如图1所示，本技术中的第一接触金属109与第二接触金属110之间并未连接在一起，以便于通过不同的工艺，将两片接触金属分别设计为欧姆接触和肖特基接触，降低mosfet器件的制作难度和失败率。
[0048]
进一步地，mosfet器件还包括绝缘栅极氧化层106、栅极导电多晶硅107、绝缘介质层108以及源极电极111。如图1所示，沟槽117内部结构较为复杂，首先，绝缘栅极氧化层106覆盖于沟槽117的侧壁全部区域以及底面局部区域，沟槽117的底面中部区域并未覆盖绝缘栅极氧化层106。然后，在覆盖绝缘栅极氧化层106的区域所形成的空间中，填充有栅极导电多晶硅107，栅极导电多晶硅107背离沟槽117底部的上表面与外延层102的平台高度齐平。最后，栅极导电多晶硅107的外面包裹有绝缘介质层108，绝缘介质层108的一端位于部分第二高掺杂p型区域118的上方，另一端位于部分源极区域的上方。且两个相邻的绝缘介质层108之间填充有源极电极111。源极电极111与每个第一接触金属109、第二接触金属110相接触，且绝缘介质层108将栅极导电多晶硅107与相邻的第二接触金属110以及源极电极111完全隔开。
[0049]
进一步地，在外延层102的另一侧，覆盖有碳化硅衬底101，碳化硅衬底101为n型半导体，且离子掺杂浓度高于外延层102的离子掺杂浓度。碳化硅衬底101背离外延层102的一面覆盖有mosfet器件10的漏极电极112。
[0050]
在一个实施例中，碳化硅衬底101的离子掺杂浓度范围为：1e18 cm-3
～1e20 cm-3
，外延层102的离子掺杂浓度范围为：1e14cm-3
～5e16 cm-3
。
[0051]
本技术的一种集成结势垒肖特基的沟槽型功率mosfet器件的制作工艺流程如图2～13所示，制造工艺流程主要包括以下步骤：
[0052]
1.如图2所示，形成衬底101和外延层102；
[0053]
2.如图3所示，在外延层102的表面形成第二导电类型的阱区103；
[0054]
3.如图4所示，在含有第二导电类型的阱区103内部形成多个高掺杂的第一导电类型的源极区域104；本技术中提及的第一导电类型均为n型，第二导电类型均为p型；
[0055]
4.如图5所示，在外延层102的表面形成多个沟槽117；
[0056]
5.如图6所示，在沟槽117的侧壁形成加强型第一导电类型的jfet区域113，底部形成加强型第一导电类型的结势垒肖特基区域114；
[0057]
6.如图7所示，在沟槽117底部形成多个第二高掺杂p型区域118和环状高掺杂p型区域120，在平台表面形成多个第一高掺杂p型区域105；
[0058]
7.如图8所示，在沟槽117的底部和侧壁形成绝缘栅极氧化层106；
[0059]
8.如图9所示，在沟槽117内部的局部区域形成栅极导电多晶硅107，并且其高度接近与外延层102平台齐平的位置；
[0060]
9.如图10所示，在器件的表面形成多个绝缘介质层108；
[0061]
10.如图11所示，在器件表面的高掺杂第一导电类型的源极区域104和第一高掺杂p型区域105上方形成第一接触金属109，其中，第一接触金属为欧姆接触金属；
[0062]
11.如图11所示，在沟槽117底部的结势垒肖特基区域114上方形成第二接触金属110，其中，第二接触金属为肖特基接触金属；
[0063]
12.如图12所示，源极电极111形成于器件的顶部；
[0064]
13.如图13所示，衬底101的背面形成漏极电极112，漏极电极也是欧姆接触金属。
[0065]
其中，形成衬底101的步骤包括使用n+型sic作为衬底。形成外延层102的步骤包括在衬底的表面形成由n型碳化硅制成的外延层。形成第二导电类型的阱区103的步骤包括沉积掩模层200(未画出)，光刻并蚀刻掩模层形成图形转移。形成第二导电类型的阱区103的步骤包括在芯片表面进行离子注入，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现p型杂质掺杂，掺杂杂质类型可以是铝或硼。形成高掺杂第一导电类型的源极区域104的步骤包括沉积掩模层201，光刻并蚀刻掩模层形成图形转移。形成高掺杂第一导电类型的源极区域104的步骤包括在芯片表面进行离子注入，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现n型杂质掺杂，掺杂杂质类型可以是氮或磷。形成沟槽117的步骤包括沉积掩模层202，光刻并蚀刻掩模层形成图形转移。在芯片表面进行刻蚀，从而在外延层的表面特定部位(掩膜层开窗口的区域)沟槽。形成加强第一类型的113区域的步骤包括利用掩膜层202，从而在外延层的表面特定部位(沟槽底部和侧壁)实现加强n型杂质掺杂，掺杂杂质类型可以是氮或磷。形成多个第一高掺杂p型区域105、第二高掺杂p型区域118和环状高掺杂p型区域120的步骤包括再次光刻并蚀刻掩模层203，形成图形转移。在芯片表面进行刻蚀，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现p型杂质掺杂，掺杂杂质类型可以是铝或硼。形成绝缘栅极氧化层106的步骤包括通过在沟槽的底部和侧壁形成氧化物。形成栅极导电多晶硅107的步骤包括在器件顶部沉积多晶硅，加工沟槽内多晶硅的高度与平台近似或稍低于碳化硅平台。形成栅极导电多晶硅107的步骤包括光刻、刻蚀多晶硅。形成绝缘介质层108的步骤包括介质层生长，光刻，刻蚀介质层形成源极接触窗口。形成第一接触金属109和第二接触金属110的步骤包括在含有介质层的外延层顶部沉积金属。对金属进行退火，在金属与外延层表面直接接触的界面同时形成欧姆接触和肖特基接触。形成漏极电极112的步骤包括在衬底背面沉积金属，对衬底背面的金属进行退火，在金属与衬底表面之间形成欧姆接触。
[0066]
在一个实施例中，第二导电类型的阱区103还可以通过在外延层102的表面形成由p型碳化硅制成的外延层阱区103。
[0067]
在一个实施例中，当jfet区域113和结势垒肖特基区域114的掺杂浓度与外延层相同时，则不需要额外的工艺步骤来进行离子注入，此时，工艺流程步骤如下：
[0068]
1.形成衬底101；
[0069]
2.形成外延层102；
[0070]
3.在外延层102的表面形成第二导电类型的阱区103；
[0071]
4.在含有第二导电类型的阱区103内部形成多个高掺杂的第一导电类型的源极区域104；
[0072]
5.在外延层102的表面形成多个沟槽117；
[0073]
6.在沟槽117底部形成多个第二高掺杂p型区域118和环状高掺杂p型区域120，在平台表面形成多个第一高掺杂p型区域105；
[0074]
7.在沟槽117的底部和侧壁形成绝缘栅极氧化层106；
[0075]
8.在沟槽117内部的局部区域形成栅极导电多晶硅107，并且其高度接近与外延层102平台齐平的位置；
[0076]
9.在器件的表面形成多个绝缘介质层108；
[0077]
10.在器件表面的高掺杂第一导电类型的源极区域104和第一高掺杂p型区域105上方形成第一接触金属109；
[0078]
11.在沟槽117底部的结势垒肖特基区域114上方形成第二接触金属110；
[0079]
12.源极电极111形成于器件的顶部；
[0080]
13.衬底101的背面形成漏极电极112；
[0081]
其中，第一高掺杂p型区域105和第二高掺杂p型区域118可以通过同一步工艺同时形成，也可以分步形成。形成欧姆接触金属和肖特基接触金属可以通过同一步工艺同时形成，也可以分步形成。
[0082]
另外，在mosfet器件的制造工艺流程中，阱区103、源极区域104、第一高掺杂p型区域105、第二高掺杂p型区域118、jfet区域113、结势垒肖特基区域114、沟槽117的形成顺序可以根据工艺需求进行调整。
[0083]
在一个实施例中，工艺流程顺序可以如下所示：
[0084]
1.形成衬底101；
[0085]
2.形成外延层102；
[0086]
3.在平台表面形成多个第一高掺杂p型区域105；
[0087]
4.在外延层102的表面形成不同于第一导电类型的多个第二导电类型的阱区103；
[0088]
5.在含有第二导电类型的阱区103内部形成多个高掺杂的第一导电类型的源极区域104；
[0089]
6.在外延层102表面形成多个沟槽117；
[0090]
7.在沟槽117的侧壁形成加强型第一导电类型的jfet区域113，底部形成加强型第一导电类型的结势垒肖特基区域114；
[0091]
8.在沟槽117的底部形成多个第二高掺杂p型区域118和环状高掺杂p型区域120；
[0092]
9.在沟槽117的底部和侧壁形成绝缘栅极氧化层106；
[0093]
10.在沟槽117内部的局部区域形成栅极多晶硅107，并且其高度接近与外延层102平台齐平的位置；
[0094]
11.在器件的表面形成多个绝缘介质层108；
[0095]
12.在器件表面的源极区域104和第一高掺杂p型区域105上方形成第一接触金属109；
[0096]
13.在器件表面的结势垒肖特基区域114上方形成第二接触金属110；
[0097]
14.源极电极111形成于器件的顶部；
[0098]
15.衬底101的背面形成漏极电极112。
[0099]
在另一个实施例中，工艺流程顺序可以如下所示：
[0100]
1.形成衬底101；
[0101]
2.形成外延层102；
[0102]
3.在外延层102的表面形成多个沟槽117；
[0103]
4.在沟槽117的侧壁形成加强型第一导电类型的jfet区域113，底部形成加强型第一导电类型的结势垒肖特基区域114；
[0104]
5.在沟槽117的底部形成多个第二高掺杂p型区域118和环状高掺杂p型区域120；
[0105]
6.在平台表面形成多个第一高掺杂p型区域105；
[0106]
7.在外延层102的表面形成不同于第一导电类型的多个第二导电类型的阱区103；
[0107]
8.在含有第二导电类型的阱区103内部形成多个高掺杂的第一导电类型的源极区域104；
[0108]
9.在沟槽117的底部和侧壁形成绝缘栅极氧化层106；
[0109]
10.在沟槽117内部的局部区域形成栅极多晶硅107，并且其高度接近与外延层102平台齐平的位置；
[0110]
11.在器件的表面形成多个绝缘介质层108；
[0111]
12.在器件表面的源极区域104和第一高掺杂p型区域105上方形成第一接触金属109；
[0112]
13.在器件表面的结势垒肖特基区域114上方形成第二接触金属110；
[0113]
14.源极电极111形成于器件的顶部；
[0114]
15.衬底101的背面形成漏极电极112。
[0115]
本技术实施例提供的一种集成结势垒肖特基的沟槽型功率mosfet器件及工艺流程，并引入了沟槽设计，可以平衡结势垒肖特基结构和mosfet结构占用器件有源区的比例，实现较高的沟道宽度、jfet区域总面积及肖特基导通总面积，进而使mosfet结构和肖特基结构有较低的导通损耗，提高器件的综合电学性能。
[0116]
本技术中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0117]
上述对本技术特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
[0118]
以上所述仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术的实施例可以有各种更改和变化。凡在本技术实施例的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。

技术特征：
1.一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述mosfet器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂p型区域；其中，所述外延层为n型半导体；所述阱区为p型半导体，所述源极区域为n型半导体；所述阱区与所述外延层形成第一pn结；所述源极区域与所述阱区形成第二pn结；所述第一高掺杂p型区域的离子注入深度大于所述源极区域的离子注入深度；所述沟槽位于两个相邻的源极区域之间，所述沟槽的截面呈u形，底部拐角处为圆角；两个第二高掺杂p型区域分别包裹所述沟槽底部的两个圆角及部分沟槽底部区域；所述第二高掺杂p型区域与所述外延层形成第三pn结；所述沟槽底部的两个第二高掺杂p型区域之间形成结势垒肖特基区域；所述结势垒肖特基区域中包括一个或多个环状高掺杂p型区域；所述阱区与相邻的第二高掺杂p型区域之间形成结型场效应管jfet区域。2.根据权利要求1所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述结势垒肖特基区域以及所述jfet区域的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度；所述jfet区域的宽度以及所述环状高掺杂p型区域之间的间距均在[0.8μm～5μm]区间内取值。3.根据权利要求1所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述mosfet器件还包括第一接触金属；所述第一接触金属覆盖于所述第一高掺杂p型区域的表面，与所述第一高掺杂p型区域形成欧姆接触；所述第一接触金属的两端同时与所述源极区域形成欧姆接触，以抑制所述mosfet器件内部的寄生双极晶体管效应。4.根据权利要求3所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述mosfet器件还包括第二接触金属；所述第二接触金属位于所述沟槽的底部，且覆盖于所述结势垒肖特基区域的表面，与所述结势垒肖特基区域形成肖特基接触；所述第二接触金属的两端与所述第二高掺杂p型区域形成欧姆接触。5.根据权利要求1所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述mosfet器件还包括绝缘栅极氧化层；所述绝缘栅极氧化层覆盖于所述沟槽的侧壁全部区域以及底面局部区域；其中，所述底面局部区域不包含所述沟槽的底面中部区域。6.根据权利要求5所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，在所述沟槽被栅极绝缘氧化层覆盖的区域形成的空间中，填充有栅极导电多晶硅；所述栅极导电多晶硅背离所述沟槽底部的表面与所述外延层的平台高度齐平。7.根据权利要求6所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述栅极导电多晶硅外包裹有绝缘介质层；所述绝缘介质层的一端位于部分第二高掺杂p型区域的上方，另一端位于部分源极区域的上方。
8.根据权利要求7所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述绝缘介质层、第一接触金属以及第二接触金属上，覆盖有源极电极；所述源极电极与所述第一接触金属以及所述第二接触金属相接触；所述绝缘介质层将所述栅极导电多晶硅与所述源极电极隔开。9.根据权利要求1所述的一种集成结势垒肖特基的沟槽型功率mosfet器件，其特征在于，所述mosfet器件还包括：碳化硅衬底，所述碳化硅衬底位于所述外延层的另一个表面；所述碳化硅衬底为n型半导体；所述碳化硅衬底中的离子掺杂浓度高于所述外延层中的离子掺杂浓度；所述碳化硅衬底背离所述外延层的一面覆盖有所述mosfet器件的漏极电极；其中，所述漏极电极为欧姆金属。10.一种集成结势垒肖特基的沟槽型功率mosfet器件工艺流程，其特征在于，所述工艺流程包括如下步骤：s1.形成碳化硅衬底，并在碳化硅衬底的一面形成外延层；s2.在外延层的表面形成第二导电类型的阱区；s3.在含有第二导电类型的阱区内部形成多个高掺杂的第一导电类型的源极区域；其中，第一导电类型为n型，第二导电类型为p型；s4.在外延层的表面形成多个沟槽；s5.在沟槽的侧壁形成加强型第一导电类型的jfet区域，底部形成加强型第一导电类型的结势垒肖特基区域；s6.在沟槽底部形成多个第二高掺杂p型区域和环状高掺杂p型区域，在平台表面形成多个第一高掺杂p型区域；s7.在沟槽的底部和侧壁形成绝缘栅极氧化层；s8.在沟槽内部的局部区域形成栅极导电多晶硅，并且其高度接近与外延层平台齐平的位置；s9.在器件的表面形成多个绝缘介质层；s10.在器件表面的高掺杂第一导电类型的源极区域和第一高掺杂p型区域上方形成第一接触金属；s11.在沟槽底部的结势垒肖特基区域上方形成第二接触金属；s12.在器件的顶部形成源极电极；s13.在碳化硅衬底的另一面形成漏极电极。

技术总结
本发明公开了一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程，属于半导体制造技术领域，用于解决结势垒肖特基结构和MOSFET结构共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱的技术问题。器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂P型区域；第一高掺杂P型区域的离子注入深度大于源极区域的离子注入深度；沟槽位于两个相邻的源极区域之间，所述沟槽的截面呈U形，底部拐角处为圆角；两个第二高掺杂P型区域分别包裹所述沟槽底部的两个圆角及部分沟槽底部区域。底部的两个圆角及部分沟槽底部区域。底部的两个圆角及部分沟槽底部区域。


技术研发人员：于霄恬
受保护的技术使用者：海科（嘉兴）电力科技有限公司
技术研发日：2023.05.06
技术公布日：2023/8/16